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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2003.12
- 수록면
- 1,248 - 1,255 (8page)
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본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 Zero-Crossing IF-level QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W 구조에 대해서 언급한다. Zero-Crossing IF-level QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계,구현하였다. 설계한 QPSK 복조기를 Altera사의 Design Compiler를 이용하여 CPLD-FLEX10K 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조가능하였다. 설계된 Zero-Crossing IF-level QPSK 복조기를 ASIC으로 구현할 경우 CPLD 속도의 5～6 이상 고속화가 가능하므로 약 10 Mbps급 Zero-Crossing IF-level QPSK 복조가 가능하다.
목차
요 약
Abstract
Ⅰ. 서 론
Ⅱ. QPSK 복조기 모듈 분석
Ⅲ. QPSK 복조기 CPLD 구현
Ⅳ. 구현 결과
Ⅴ. 결 론
참 고 문 헌
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