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논문 기본 정보

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한국통신학회 한국통신학회논문지 한국통신학회논문지 제29권 10C호
발행연도
2004.10
수록면
1,451 - 1,459 (9page)

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이 논문에서는 MP3에 사용되는 32-point IMDCT 블록의 저전력 hard-wired 구조를 제안하였다 행렬의 재배열을 통하여16, 8, 4, 2, 1 cycle에 동작하는 5 개의 multirate block 을 유도함으로서 저 전력 systolic 구조를 제안 하였다. 각각의 sub-block 들의 곱셈 구현은 덧셈기와 쉬프트로 구현하는CSD(Canonic signed digit) 방식을 채택하여 덧셈의 수를 줄임으로서 전력소모를 감소시켰다 또한 각각의 sub-block 들의 전력소모를 더욱 감소시키기 위하여 common sub-expression sharing 방식을 채용함으로서 덧셈의 연산량을 더욱 강소시킨 구조를 제안하였다 그 결과, 2의 보수 형을 시용하는 구조와 비교하여 58.4%의 상대 전력소모를 줄일 수 있었다 또한 하드웨어 구현을 Veri1og-HDL 코딩을 통하여 시뮬레이션 함으로서 구조가 정확하게 동작함을 확인하였다.

목차

요약

ABSTRACT

Ⅰ. 서론

Ⅱ. 곱셈 연산의 수를 최소화한 Systolic IMDCT 구조 설계

Ⅲ. CSD와 Common Sub-expression을 사용한 Sub-block의 구조 설계

Ⅳ. 성능 평가

Ⅴ. 결론

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