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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제42권 제1호
발행연도
2005.1
수록면
69 - 77 (9page)

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비터비 디코더는 통신 시스템에서 가장 핵심적인 부분 중의 하나로써 순방향 오류 정정을 위해 사용된다. 통신 속도의 고속화가 진행됨에 따라 고속에서 동작할 수 있는 통신 모듈의 개발이 정치 중요해지고 있다. 비터비 디코더는 궤환구조를 갖는 ACS 연산의 특성상 고속화가 매우 어렵다. 본 논문에서는 비터비 디코더의 고속화와 면적을 모두 고려한 효율적인 radix-4 ACS 구조를 제안하였다. 비터비 디코더의 ACS 연산을 재 정렬하여 연적을 절약하였고 경로 메트릭 메모리를 retiming 하여 디코더의 속도를 개선하였다. 제안된 ACS 구조는 VHDL 로 구현되었고 Xilinx 의 ISE 62 에서 합성되었다. 설형을 통해서 제안 된 구조의 AT pFGduct 가 기존의 고속 radix-4 ACS 구조보다 11% 개선된 것을 확인할 수 있었다.

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. 기본정리

Ⅲ. 면적 절약형 Radix-4 ACSU 구현

Ⅳ. 실험 결과

Ⅴ. 결론

참고문헌

저자소개

참고문헌 (9)

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[학술지(정기간행물)] - A.P. Hekstra / nov.1989. / An alternative to metric rescaling in Viterbi decoders 37 (11) : 1220 ~ 1222 google schola [학술지(정기간행물)] - P. J. Black / dec.1992. / A 140-Mb/s 32-state radix-4 Viterbi decoder 27 : 1877 ~ 1885 google schola [학술지(정기간행물)] - I. Kang / 1997. / A 0.24mW, 14.4Kbps, r=1/2, k=9 Viterbi decoder google schola [학술지(정기간행물)] - Chi-Ying Tsui / 1999. / Low power ACS unit design for the Viterbi decoder : 137 ~ 140 google schola [학술지(정기간행물)] - G. Fettweis / oct.1990. / IEEE J. on Sel. Areas in Comm. sac-8 : 1520 ~ 1534 google schola

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