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- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1994년도 가을 학술발표논문집 제21권 제2호(B)
- 발행연도
- 1994.10
- 수록면
- 47 - 50 (4page)
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본 논문에서는 고속중형 컴퓨터(주전산기Ⅲ)를 위해 EPLD를 사용하여 구현한 주처리 장치의 구성과 동작에 대해서 기술한다. 고속중형 컴퓨터는 최대 10개의 프로세서를 확장할 수 있는 밀접한 다중 프로세서 시스템이며, HiPi+Bus를 기반으로 하는 공유 메모리 구조를 가지고 있다. EPLD를 사용한 주처리 장치는 Pentium, 캐쉬 제어기, 캐쉬 메모리, 사이클 제어기, 데이타 제어기, 스누프 제어기, 이중 태그 메모리, 다중 프로세서 인터럽트 제어기, 로컬 메모리, HiPi+Bus 인터페이스를 포함하고 있다.
목차
요약
1. 서론
2. PMPU의 구성 및 동작
3. 보드시뮬레이션과 구현
4. 결론
참고문헌
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