VSYN : 레지스터 트랜스퍼 수준 VHDL의 합성 시스템

현민호 ,  오대일 ,  황선영

한국정보과학회 학술발표논문집

1991 .04

레지스터 전송 수준에서 VHDL 순서문 합성에 관한 연구 ( A Study on Synthesis of VHDL Sequential Statements at Register Transfer Level )

현민호 ,  황선영

전자공학회논문지-A

1994 .05

VHDL 합성 시스템을 위한 Modeling 에 관한 연구 ( A Study on Modeling for VHDL Synthesis System )

이연옥 ,  조중휘

대한전자공학회 학술대회

1989 .01

VHDL 상위 수준 합성 시스템의 설계

이해동 ,  전홍신 ,  황선영

(구)정보과학회논문지

1993 .06

효율적인 SOC 설계를 위한 새로운 레지스터 전송 레벨 합성 방법

인치호

한국인터넷방송통신학회 논문지

2011 .01

VHDL 설계 환경 구축

이영희 ,  황선영

한국정보과학회 학술발표논문집

1990 .04

ASIC 설계를 위한 새로운 레지스터 전송 단계 합성 방법

인치호

전기전자학회논문지

1999 .07

VHDL 설계 환경 구축을 위한 Front-end의 설계

이영희 ,  황선영

(구)정보과학회논문지

1991 .02

검사 용이화를 위한 VHDL의 동작기술 합성에 관한 연구

박종태 ,  최현호 ,  허형팔

전자공학회논문지-IE

2002 .12

VHDL 표현으로부터의 시간 지연 합성 ( Timing Synthesis from VHDL Description )

박상헌 ,  최기영

전자공학회논문지-A

1994 .06

계층적 시뮬레이션과 합성을 위한 VHDL 중간 형태에 관한 연구 ( A Study on the Intermediate Form of VHDL for Hierarchical Simulation and Synthesis )

김헌철 ,  이영희 ,  황선영

대한전자공학회 학술대회

1992 .01

VHDL의 기술동향

김상필 ,  남상우 ,  손진우

[ETRI] 전자통신동향분석

1989 .09

VHDL Modeling

조중휘

CAD기술특강

1991 .01

행위 단계 VHDL 합성 시스템을 위한 중간 언어의 설계 ( Design of Intermediate Format for Behavioral VHDL Synthesis System )

이봉선 ,  황선영

대한전자공학회 학술대회

1991 .11

VHDL을 이용한 2D/3D 변환의 구현

송혁 ,  김영준 ,  최병호 외 1명

한국통신학회 학술대회논문집

2006 .11

행위 수준의 VHDL 설계 검증 방법

박승규 ,  김종현 ,  서영호 외 1명

대한전자공학회 학술대회

1999 .06

상위 레벨 합성을위한 VHDL 중간언어에 관한 연구

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

상위 레벨 합성을 위한 VHDL 중간 언어에 관한 연구 ( A Study on the VHDL Intermediate Format for High-Level Synthesis )

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

VHDL & Synthesis

김춘복

전자공학회지

1992 .01

X window를 이용한 Schematic Capture System으로 부터 VHDL 생성

김충석 ,  이준동 ,  표창우 외 1명

한국정보과학회 학술발표논문집

1992 .04