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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第45卷 第10號
발행연도
2008.10
수록면
1 - 6 (6page)

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이 논문의 연구 히스토리 (3)

2008

Smart Power IC를 위한 Gate-VDD Drain-Extened PMOS ESD 보호회로 설계
박재영 ,  김동준 ,  박상규 전자공학회논문지-SD 2008.10 학술저널

2007

Smart Power IC를 위한 HBM 4000V ESD 보호회로 설계
박재영 ,  김동준 ,  송종규 외 1명 대한전자공학회 학술대회 2007.07 학술대회자료
Smart Power IC를 위한 HBM 4000V ESD 보호회로 설계
박재영 ,  김동준 ,  송종규 외 1명 대한전자공학회 학술대회 2007.07 학술대회자료

초록· 키워드

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고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. 0.35 ㎛ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.
#electrostatic discharge(ESD) #gate-VDD #power clamp #latchup #Drain-Extended MOS

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 고전압 파워클램프를 설계할 때의 문제점들
Ⅲ. Gate-VDD DEPMOS
Ⅳ. 결론
참고문헌
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