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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 83 - 88 (6page)
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본 논문에서는 상위수준 합성에서의 비트단위 지연시간을 고려한 새로운 스케줄링 기법을 제안한다. 기존의 상위수준 합성을 위한 비트단위 지연시간 계산 방법은 특정 resource에서만 제한적으로 이용할 수 있었다. 하지만 본 연구에서는 다양한 resource에 대해서도 적용할 수 있는 효율적인 비트단위 지연시간 계산 방법을 개발하여, 이를 스케줄링에 적용하였다. 스케줄링 알고리즘은 리스트 스케줄링을 기반으로 하였으며, 스케줄링 과정에서 비트단위 지연시간을 고려하여 chaining을 수행한다. 또한 resource 제약조건하에서 성능을 더욱 향상시키기 위해 multi-cycle chaining을 수행할 수 있다. 잘 알려진 몇 가지 DSP 예제에 대한 실험 결과는 제안한 방법이 기존의 리스트 스케줄링에 비하여 평균 14.7% 성능을 향상시킬 수 있음을 보인다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험결과
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (8)
참고문헌 신청
1. [단행본] - S. Gupta / 2004 / SPARK: A Parallelizing Approach to the High-level Synthesis of Digital Circuits / Kluwer Academic Publishers
2. [학술대회논문] - J. Cong / 2006 / An Efficient and Versatile Scheduling Algorithm Based On SDC Formulation / In Proc DAC : 433 ~ 438
3. [기타자료] - Forte Design System Inc / / Cynthesizer / 2007 [Online] Available: http://www.forteds.com/
4. [학술지(정기간행물)] - K. Wakabayash / 2000 / C-Based Design Flow and EDA Tools: An ASIC and System Vendor Perspective / IEEE Trans. CAD 19 (12) : 1507 ~ 1522
5. [학술지(정기간행물)] - C. Hwang / 1991 / A Formal Approach to the Scheduling Problem in High Level Synthesis / IEEE Trans. CAD 10 (4) : 464 ~ 475
2. [학술대회논문] - J. Cong / 2006 / An Efficient and Versatile Scheduling Algorithm Based On SDC Formulation / In Proc DAC : 433 ~ 438
3. [기타자료] - Forte Design System Inc / / Cynthesizer / 2007 [Online] Available: http://www.forteds.com/
4. [학술지(정기간행물)] - K. Wakabayash / 2000 / C-Based Design Flow and EDA Tools: An ASIC and System Vendor Perspective / IEEE Trans. CAD 19 (12) : 1507 ~ 1522
5. [학술지(정기간행물)] - C. Hwang / 1991 / A Formal Approach to the Scheduling Problem in High Level Synthesis / IEEE Trans. CAD 10 (4) : 464 ~ 475
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