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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第46卷 第4號
발행연도
2009.4
수록면
72 - 78 (7page)

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본 논문에서는 0.13㎛ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9㎓가 동작 할 때, 1㎒ 오프셋에서 -119㏈c/㎐이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440㎒/V와 9㎽이다

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 저 위상잡음 링-전압 제어 발진기의 구조
Ⅲ. 제안하는 이득 제어 지연단과 하프 듀티 사이클 차동-단일 버퍼의 설계
Ⅳ. 측정 결과
Ⅴ. 결론
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