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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.5
- 수록면
- 311 - 315 (5page)
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상위 단계 합성에서 중요하게 고려되는 요소 중 하나는 timing closure 문제인데, timing 위반을 초래하는 주범은 physical design에서 발생하는 균일하지 않은 연결선 길에 대한 지연을 시간을 상위 단계 합성에서 정확히 예측하여 반영하지 못하는 데 있다. 본 연구에서는 buffer insertion 기법을 이용하여, 상위 단계 합성으로 부터 생성된 아키텍쳐의 연결선을 상위 단계 합성의 마지막 단계에서 분석하여, timing critical 한 연결선에 buffer를 적절히 삽입함으로 차 후 physical design에서 나타날 수 있는 복잡한 timing 해결 문제를 미리 완화 시키고자 한다. 실제 실험을 통해, 상위 단계에서의 연결선에 버퍼 삽입이 전체 설계 흐름에 얼마나 유용하고 효율적인지를 살펴보았으며, 이를 기초하여 효과적인 설계 흐름 과정을 제시한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. Timing Violation 및 Motivation
Ⅲ. Interconnection delay를 고려한 Buffer Insertion
Ⅳ. 실험결과
Ⅴ. 결론
감사의 글
참고문헌
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