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논문 기본 정보

자료유형
학술저널
저자정보
정기상 (전북대학교) 김강직 (전북대학교) 조성익 (전북대학교)
저널정보
대한전기학회 전기학회논문지 전기학회논문지 제60권 제2호
발행연도
2011.2
수록면
455 - 458 (4page)

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4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter) and 4:10 deserializer. The designed CDR has been designed in a standard 0.18㎛ 1P6M CMOS technology and the recovered data jitter is 14ps in simulation
#Clock and Date Recovery(CDR) #1/4-rate #SERDES #High-speed serial display interface

목차

Abstract
1. 서론
2. 클록 데이터 복원회로 구조
3. 세부회로 설계
4. 모의실험 및 고찰
4. 결론
참고문헌
저자소개

참고문헌 (6)

참고문헌 신청
T. Palkert / 2005 / A review of current standards activites for high speed physical layers / Proc. 5th International Workshop on System-on-Chip for Real-Time Applications :495~499 google schola Fuji Yang / 2002 / A CMOS low-power multiple 2.5-3.125Gb/s serial link macrocell for high IO bandwidth network ICs / IEEE J. of Solid-State Circuits 37(12) google schola Jinwook Kim / 2005 / A Four-Channel 3.125-Gb/s/ch CMOS Serial-Link Transceiver With a Mixed-Mode Adaptive Equalizer / IEEE JOURNAL OF SOLID-STATE CIRCUITS 40(2) google schola Rainer Kreienkamp / 2005 / A 10-Gb/s CMOS clock and data recovery with an analog phase interpolator / IEEE J. of Solid-State Circuits (3) google schola VESA / 2008 / DisplayPort 1.1a Standard google schola

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