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논문 기본 정보

자료유형
학술저널
저자정보
김소영 (성균관대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第48卷 SD編 第3號
발행연도
2011.3
수록면
25 - 33 (9page)

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Chip 동작 주파수가 상승함에 따라, 온-칩 인터커넥에서 인덕턴스 문제 대한 우려가 증가하고 있다. 본 논문에서는 VLSI 설계에서 인덕턴스 효과가 큰 인터커넥을 선택하는 2단계의 인덕턴스 screening tool을 소개한다. Technology가 scaling함에 따라 인터커넥의 단면이 줄어들어 저항이 증가한다. 저항의 증가는 인덕턴스의 영향을 줄이는 효과가 있다. 따라서 각각 다른 CMOS 공정(0.25m, 0.13m, 90㎚)을 사용하여 디자인된 칩을 개발한 tool로 실험함으로써 technology scaling에 따른 인덕턴스 영향을 분석해 보았다. 인덕턴스 screening tool의 결과는 디자인의 0.1% 이내의 net들이 작동 주파수에서 인덕턴스 문제를 보임으로써, 모든 인터커넥에 인덕턴스 모델을 추가하는 대신 인덕턴스 screening을 한 후 필요한 인터커넥에만 추가하는 것이 효율적임을 알 수 있다. 대부분 test chip들이 본래 칩 동작 주파수에서는 인덕턴스 영향이 문제되지 않았지만, 주파수를 높일 경우 문제가 되는 인터커넥들을 찾아낼 수 있었다. 본 연구에서 개발한 인덕턴스 screening tool은 회로 설계자들에게 유용한 지침을 제공할 수 있을 것이다.

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. INDUCTANCE SCREENING TOOL
Ⅲ. EXPERIMENTAL RESULTS
Ⅳ. CONCLUSION
참고문헌
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UCI(KEPA) : I410-ECN-0101-2012-569-004187554