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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.8
- 수록면
- 18 - 24 (7page)
이용수
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칩의 적층 기술이 적용된 TSV기반 3D IC로 진화함에 따라 새로운 문제점이 발생하게 되었다. Bonding 이후 다이간 TSV가 제대로 연결되었는지 테스트하지만 Redundnacy TSV에 대해서는 테스트하지 않는다. 그러나 더 높은 수율을 얻기 위해서는 redundancy TSV에 대한 연결 테스트를 수행해야 한다. redundancy TSV의 연결을 테스트하고 진단하여 고장 있는 TSV를 대체함으로써 더 높은 수율을 얻을 수 있다. 본 논문에서는 TSV기반 3D IC에서 다이간의 TSV 연결 테스트뿐 아니라 redundancy TSV 테스트를 위한 래퍼셀을 제안하고자 한다. 제안하는 래퍼셀은 하드웨어로 설계하였을 시 기존의 테스트패턴을 그대로 사용할 수 있고, 소프트웨어 설계 시에는 면적을 최소화할 수 있다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 3D IC Design for Testability
Ⅲ. Redundancy TSV를 이용한 대체 기술
Ⅳ. 제안하는 Redundancy TSV 연결 테스트를 위한 래퍼셀
Ⅴ. 실험
Ⅵ. 결론
참고문헌
저자소개
참고문헌 (10)
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1. [학술지(정기간행물)] - Patti, R.S. / 2006 / Three-Dimensional Integrated Circuits and the Future of System-on-Chip Designs / Proceedings of the IEEE 94 (6) : 1214 ~ 1224
2. [학술지(정기간행물)] - Davis, W.R. / 2005 / Demystifying 3D ICs:the pros and cons of going vertical / Design &Test of Computers,IEEE 22 (6) : 498 ~ 510
3. [단행본] - Philip Garrou / 2008 / Handbook of 3D Integration: Technology and Application of 3D Integrated Circuits Volume 1 & 2 / WILEY-VCH Verlag GmbH & Co. KGaA
4. [학술지(정기간행물)] - Lee, H.-H.S. / 2009 / Test Challenges for 3D Integrated Circuits / Design &Test of Computers 26 (5) : 26 ~ 35
5. [학술대회논문] - Marinissen, E.J. / 2009 / Testing 3D chips containing through-silicon vias / Test Conference, 2009 : 1 ~ 11
2. [학술지(정기간행물)] - Davis, W.R. / 2005 / Demystifying 3D ICs:the pros and cons of going vertical / Design &Test of Computers,IEEE 22 (6) : 498 ~ 510
3. [단행본] - Philip Garrou / 2008 / Handbook of 3D Integration: Technology and Application of 3D Integrated Circuits Volume 1 & 2 / WILEY-VCH Verlag GmbH & Co. KGaA
4. [학술지(정기간행물)] - Lee, H.-H.S. / 2009 / Test Challenges for 3D Integrated Circuits / Design &Test of Computers 26 (5) : 26 ~ 35
5. [학술대회논문] - Marinissen, E.J. / 2009 / Testing 3D chips containing through-silicon vias / Test Conference, 2009 : 1 ~ 11
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