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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2000.12
- 수록면
- 60 - 69 (10page)
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광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision feedback equalizer; PADFE)를 0.25-㎛ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96 × 1.35-㎟이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-㎒의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-㎽로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 파이프라인 적응 결정귀환 등화기
Ⅲ. 회로 설계
Ⅳ. 결론
참고문헌
저자소개
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