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논문 기본 정보

자료유형
학술대회자료
저자정보
Young-Su Kwon (Electronics and Telecommunications Research Institute)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
190 - 193 (4page)

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Simulation is the most viable solution for the functional verification of SoC. The acceleration of simulation with multi-FPGA is a promising method to comply with the increasing complexity and large gate capacity of SoC. The most time-consuming factor of multi-FPGA simulation accelerator is signal transfer time between simulator and multi-FPGA system. This paper proposes a performance driven design mapping algorithm for multi-FPGA systems with time-multiplexed interconnection in a simulation accelerator. The proposed design mapping algorithm considering signal probability, net dependency reduction and efficient net clustering shows inter-FPGA signal transfer time reduction to 8%~18% of traditional algorithms.

목차

Abstract
1. Introduction
2. Design Mapping Algorithm
3. Experiments
4. Conclusion
References

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