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A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.
목차
Abstract
1. 서론
2. 클록 데이터 복원회로 구조
3. 세부회로 설계
4. 모의실험
4. 결론
참고문헌
저자소개
참고문헌 (9)
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H-T. Ng / 2003 / A second-order semidigital clock recovery circuit based on injection locking / IEEE J. Solid-State Circuits 38(12):2101~2111
R. Farjad-Rad / 2004 / A 33-mW 8-Gb/s CMOS clock multiplier and CDR for highly integrated I/Os / IEEE J. Solid-State Circuits 39(9):1553~1561
J. Kim / 2002 / Adaptive supply serial links with sub-1-V operation and per-pin clock recovery / IEEE J. Solid-State Circuits 37(11):1403~1413
G. Y. Wei / 2000 / A variable-frequency parallel I/O interface with adaptive power-supply regulation / IEEE J. Solid-State Circuits 35(11):1600~1610
P. Larsson / 1999 / A 2.1600-MHz CMOS clock recovery PLL with low-Vdd capability / IEEE J. Solid-State Circuits 34(12):1951~1960
R. Farjad-Rad / 2004 / A 33-mW 8-Gb/s CMOS clock multiplier and CDR for highly integrated I/Os / IEEE J. Solid-State Circuits 39(9):1553~1561
J. Kim / 2002 / Adaptive supply serial links with sub-1-V operation and per-pin clock recovery / IEEE J. Solid-State Circuits 37(11):1403~1413
G. Y. Wei / 2000 / A variable-frequency parallel I/O interface with adaptive power-supply regulation / IEEE J. Solid-State Circuits 35(11):1600~1610
P. Larsson / 1999 / A 2.1600-MHz CMOS clock recovery PLL with low-Vdd capability / IEEE J. Solid-State Circuits 34(12):1951~1960
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