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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 342 - 345 (4page)
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In the paper we propose a 4 × 4 2-D DCT transpose architecture for use in H.264 video coding standard. Using matrix decomposition the entire 2-D DCT architecture can be made parallel in nature such that the resulting circuit is purely combinational. The DCT values can then be computed in almost the one clock cycle. As the computation clock is independent of the data clock. The actual maximum operating frequency and the throughput of the design can be much higher than the data input rate. The reversible nature of the architecture helps to use the design for IDCT calculation without the change of the design. The FPGA implementation of the proposed design shows that the design throughput of 4.76 Gbps and maximum operating frequency of around 37.24 MHz can be achieved.
목차
Abstract
Ⅰ. INTRODUCTION (HEADING 1)
Ⅱ. THE LOW-COMPLEXITY 4 × 4 DCT IN H.264
Ⅲ. PROPOSED DESIGN MODIFICATION
Ⅳ. IMPLEMENTATION AND SIMULATION RESULTS
Ⅴ. CONCLUSION
REFERENCES
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