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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 452 - 455 (4page)
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This paper describes a clock and data recovery (CDR) circuit that support dual data rates of 2.7Gbps and 1.62Gbps for DisplayPort sink device. This CDR uses the half-rate linear phase detector (PD). A voltage-controlled oscillator (VCO) is proposed to change the operating frequency of half-rate clock with a "Mode" switch control. This work is implemented 0.18μm CMOS process. The device exhibits peak-to-peak jitters of 12ps and 14ps in the recovered clock with random data inputs. The power dissipation is 81mW from a 1.8V supply.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. CDR ARCHITECTURE
Ⅲ. BUILDING BLOCKS DESIGN
Ⅳ. SIMULATION RESULTS
Ⅴ. CONCLUSION
ACKNOWLEDGMENT
REFERENCES
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