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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 컴퓨팅의 실제 및 레터 정보과학회논문지 : 컴퓨팅의 실제 및 레터 제18권 제5호
- 발행연도
- 2012.5
- 수록면
- 380 - 388 (9page)
이용수
초록· 키워드
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XDL은 XILINX 사 FPGA의 설계 데이터로서, 텍스트 형태로 되어 있고, 배치 및 배선 정보뿐 아니라 configuration 정보까지 포함하므로, 매핑 과정이나 배치 배선 과정을 개선하려는 많은 tool 개발자들이나 사용자들에게 도움을 주는 언어이다. 본 논문에서는 합성 과정에서 생성되는 XDL을 분석해서, Verilog 기능 모델을 생성하는 방법을 제시한다. 본 연구 결과는 XDL을 처리하는 다른 응용에도 적용될 수 있을 것이다. 몇 가지 Verilog 예제에 대해서, 원래 Verilog 예제와 합성으로 얻은 XDL에서 추출된 Verilog 예제의 시뮬레이션 결과를 비교함으로써, 제시된 방법이 올바르게 동작함을 보였다.
목차
요약
Abstract
1. 서론
2. XDLRC
3. XDL(XILINX Design Language)
4. XDL 분석하기
5. 실험 결과
6. 결론 및 향후 연구
참고문헌
참고문헌 (9)
참고문헌 신청
Xilinx Inc / 2007 / Xilinx Constraints Guide
Xilinx Inc / 2000 / Xilinx Design Language
C. Beckhoff / 2011 / The Xilinx Design Language (XDL): Tutorial and use cases / 6th International Workshop on Reconfigurable Communication-centric Systems-on-Chip :1~8
C. Lavin / 2010 / Rapid prototyping tools for FPGA designs: RapidSmith / 2010 International Conference on Field-Programmable Technology (FPT) :353~356
Kang Yi / 2009 / Verilog-2001 Digital System Design / Hongrung Publishing
Xilinx Inc / 2000 / Xilinx Design Language
C. Beckhoff / 2011 / The Xilinx Design Language (XDL): Tutorial and use cases / 6th International Workshop on Reconfigurable Communication-centric Systems-on-Chip :1~8
C. Lavin / 2010 / Rapid prototyping tools for FPGA designs: RapidSmith / 2010 International Conference on Field-Programmable Technology (FPT) :353~356
Kang Yi / 2009 / Verilog-2001 Digital System Design / Hongrung Publishing
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