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저자정보
Changchun Zhang (Nanjing Research Institute of Electronics Technology) Ming Li (Nanjing Research Institute of Electronics Technology) Zhigong Wang (Southeast University) Kuiying Yin (Nanjing Research Institute of Electronics Technology) Qing Deng (Nanjing Research Institute of Electronics Technology) Yufeng Guo (Nanjing University of Posts and Telecommunications) Zhengjun Cao (Nanjing Research Institute of Electronics Technology) Leilei Liu (Nanjing University of Posts and Telecommunications)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.13 No.4
발행연도
2013.8
수록면
303 - 317 (15page)

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Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and t재 fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard 0.18㎛ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.
#SERDES #clocking strategy #phase-locked loop #delay-locked loop #fixed phase alignment

목차

Abstract
Ⅰ. INSTRODUCTION
Ⅱ. TARGET APPLICATION SYSTEM
Ⅲ. PROPOSED MIXED CLOCKING STRATEGLES
Ⅳ. CIRCULT DESIGN
Ⅴ. LAYOUT DESIGN
Ⅵ. MEASUREMENT RESULTS
Ⅶ. CONCLUSIONS
REFERENCES

참고문헌 (40)

참고문헌 신청
1. [단행본] - Muller P / 2007 / CMOS multichannel singlechip receivers for multi-gigabit optical data communications / Springer google schola 2. [단행본] - Rabaey J M / 2003 / Digital integrated circuits: a design perspective (second edition) / Prentice Hall google schola 3. [학술지(정기간행물)] - Tao H / 2003 / 40-43-Gb/s OC- 768 16:1 MUX/CMU chipset with SFI-5 compliance / IEEE Journal of Solid-State Circuits 38 (12) : 2169 ~ 2180 google schola 4. [학술지(정기간행물)] - Kushiyama N / 1993 / A 500- Megabyte/s data-rate 4.5M DRAM / IEEE Journal of Solid-State Circuits 28 (4) : 490 ~ 498 google schola 5. [학술지(정기간행물)] - Lau B / 1998 / A 2.6-GByte/s multipurpose chip-to-chip interface / IEEE Journal of Solid-State Circuits 33 (11) : 1617 ~ 1626 google schola

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UCI(KEPA) : I410-ECN-0101-2014-560-002404857