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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2010.2
- 수록면
- 445 - 452 (8page)
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본 논문에서는 Full 하드웨어 기반 베이스라인 프로파일 레벨 3 규격 H.264 인코더 코덱에서 사용할 수 있는 Direct Memory Access (DMA) 제어기를 설계하였다. 설계한 모듈은 CMOS Image Sensor(CIS)로부터 영상을 입력 받아 메모리에 저장한 후 인코더 코덱 모듈의 동작에 맞춰 원영상과 참조영상을 각각 한 매크로블록씩 메모리로부터 읽어서 공급하거나 저장하며, DMA 제어기의 한 매크로블록씩 처리하는데 478 cycle을 소요한다. 설계한 구조를 검증하기 위해 JM 9.4와 호환되는 Reference Encoder C를 개발하였으며, Encoder C로부터 Test Vector를 추출하여 설계한 회로를 검증하였다. 제안한 DMAC 제어기의 Cycle은 Xilinx MIG를 사용한 Cycle 보다 40%의 감소를 나타내었다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 인코더와 DMA 제어기 동작구조 및 메모리 특징
Ⅲ. 버퍼구조
Ⅳ. 메모리 저장과 읽기 구조와 실험
Ⅴ. 결론
참고문헌
참고문헌 (6)
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1. [기타자료] - Joint Video Team / 2003 / Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification, ITU-T Rec. H.264 and ISO/IEC 14496-10 AVC, May 2003
2. [기타자료] - / / Micron double data rate sdram, 512Mb_DDR_ x4x8x16_D1.fm - 512Mb DDR: Rev. L; Core DDR Rev. A 4/07 EN
3. [학술지(정기간행물)] - Yu-Wen Huang / 2005 / Analysis, Fast Algorithm, and VLSI Architecture Design for H.264/AVC Intra Frame Coder / IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY 15 (3)
5. [학술지(정기간행물)] - Kibum Suh / 2005 / An Efficient Hardware Architecture of Intra Prediction and TQ/IQIT Module for H.264 Encoder / ETRI Journal 27 (5) : 511 ~ 524
6. [기타자료] - / / Xilinx Memory Interface Generator (MIG) User Guide
2. [기타자료] - / / Micron double data rate sdram, 512Mb_DDR_ x4x8x16_D1.fm - 512Mb DDR: Rev. L; Core DDR Rev. A 4/07 EN
3. [학술지(정기간행물)] - Yu-Wen Huang / 2005 / Analysis, Fast Algorithm, and VLSI Architecture Design for H.264/AVC Intra Frame Coder / IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY 15 (3)
5. [학술지(정기간행물)] - Kibum Suh / 2005 / An Efficient Hardware Architecture of Intra Prediction and TQ/IQIT Module for H.264 Encoder / ETRI Journal 27 (5) : 511 ~ 524
6. [기타자료] - / / Xilinx Memory Interface Generator (MIG) User Guide
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