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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.11
- 수록면
- 155 - 162 (8page)
이용수
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이 논문은 전하펌프를 추가하여 루프필터에서 공정에 따라 값이 크게 변하는 저항을 없앤 새로운 구조의 위상 고정루프를 보여준다. 두 번째 전하펌프가 기존의 루프 필터 저항 역할을 하도록 하였다. 두 개의 전하펌프 출력은 공정 변화에 같은 방향으로 움직이므로 위상고정루프의 동작이 공정 변화 영향을 적게 받게 된다. 공정 조건(SS/TT/FF)에 따른 시뮬레이션 결과는 제안된 구조가 공정 변화에 무관하게 동작함을 보여주고 있다. 제안된 구조는 1.8V 0.18μm CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하였고 회로의 동작을 검증 하였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 회로 설계
Ⅳ. 시뮬레이션
Ⅴ. 결론
참고문헌
참고문헌 (8)
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1. [학술지(정기간행물)] - Floyd M.Gardner / 1980 / Charge-Pump Phase- Lock Loop / IEEE J. Tran, on Communications COM-28 (11) : 1849 ~ 1858
2. [학술지(정기간행물)] - T. C. Lee / 2003 / A stabilization technique for phase-locked frequency synthesizers / IEEE Journal of solid-state circuits 38 (6) : 888 ~ 894
4. [학술지(정기간행물)] - A Maxim / 2001 / A low-jitter 125-1250-MHz process-independent and ripple-poleless 0.18-um CMOS PLL based on a sample-reset loop filter / IEEE J. Solid-State Circuit 36 (11) : 1673 ~ 1683
5. [학술지(정기간행물)] - J. G Maneatis / 2003 / self-biased, High-bandwidth, low-jitter 1-to-4096 multiplier clock-generator PLL / IEEE J. Solid-State Circuits 38 (11) : 1795 ~ 1803
6. [학술지(정기간행물)] - H. T Ahn / 2000 / A Low-jitter 1.9-V CMOS PLL for UltraSPARC Microprocessor Applications / IEEE J. Solid-State Circuit 35 (3)
2. [학술지(정기간행물)] - T. C. Lee / 2003 / A stabilization technique for phase-locked frequency synthesizers / IEEE Journal of solid-state circuits 38 (6) : 888 ~ 894
4. [학술지(정기간행물)] - A Maxim / 2001 / A low-jitter 125-1250-MHz process-independent and ripple-poleless 0.18-um CMOS PLL based on a sample-reset loop filter / IEEE J. Solid-State Circuit 36 (11) : 1673 ~ 1683
5. [학술지(정기간행물)] - J. G Maneatis / 2003 / self-biased, High-bandwidth, low-jitter 1-to-4096 multiplier clock-generator PLL / IEEE J. Solid-State Circuits 38 (11) : 1795 ~ 1803
6. [학술지(정기간행물)] - H. T Ahn / 2000 / A Low-jitter 1.9-V CMOS PLL for UltraSPARC Microprocessor Applications / IEEE J. Solid-State Circuit 35 (3)
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