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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.10
- 수록면
- 51 - 58 (8page)
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본 논문에서는 고속 SoC 설계시 필요한 클록킹 회로의 핵심 소자인 클록 듀티 보정회로 (Duty-Cycle Corrector: DCC)를 소개한다. 종래의 아날로그 피드백 DCC와 디지털 피드백 DCC의 구조와 동작에 대해 비교 분석한다. 듀티-보정 레인지의 확장과 동작 주파수 및 듀티-보정 정확도의 향상을 위해 아날로그와 디지털 DCC의 장점을 결합한 새로운 혼성-모드 피드백 DCC를 소개한다. 특히, 혼성-모드 DCC의 핵심 구성 회로인 듀티-앰프 (Duty-Cycle Amplifier: DCA)의 구조와 설계에 대해 자세히 소개한다. 싱글-스테이지 DCA와 투-스테이지 DCA 기반의 두 개의 혼성-모드 DCC가 각각 0.18-㎛ CMOS 공정으로 설계되었고, 투-스테이지 DCA기반 DCC가 더 넓은 듀티-보정 레인지와 더 적은 듀티-보정 에러를 갖고 있음을 증명하였다.
목차
요약
Abstract
1. 서론
2. 고속 DCC 동작 및 아키텍쳐
3. 혼성-모드 DCA의 설계
4. 실험 결과
5. 결론
References
참고문헌 (6)
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1. [학술지(정기간행물)] - S. K. Kao / 2006 / All-Digital Fast- Locked Synchronous Duty-Cycle Corrector / IEEE Trans. on Circuits and Systems 53 : 1363 ~ 1367
2. [학술대회논문] - B. Kim / 2005 / A 500MHz DLL with Second Order Duty Cycle Corrector for Low Jitter / IEEECustomIntegratedCircuits Conference : 325 ~ 328
3. [학술지(정기간행물)] - J. C. Ha / 2008 / Unified all-digital duty cycle and phase correction circuit for QDR I/O interface / IET Electronics Letters 1300 (1301) : 1300 ~ 1301
4. [학술지(정기간행물)] - S. Han / 2011 / Hybrid duty-cycle corrector circuit with dual feedback loop / IET Electronics Letters 47 (24) : 1311 ~ 1313
5. [학술지(정기간행물)] - Y. Min / 2012 / A 0.31-1 GHz fast-corrected duty-cycle corrector with successive approximation register for DDR DRAM applications / IEEE Trans. on VLSI Systems 20 : 1524 ~ 1528
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