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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.6
- 수록면
- 1,638 - 1,641 (4page)
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An asynchronous circuit design methodology is one of the strong candidates to solve problems like timing closure and power consumption in synchronous circuit designs based on a single global clock. To verify the feasibility and efficiency of a large-scaled asynchronous circuit, we designed a clockless 32-bit processor. We designed the processor using an asynchronous HDL and synthesized it using a tool specialized for asynchronous circuits with a top-down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre-layout simulation utilizing 0.13 um CMOS technology show that the performance and power consumption of the enhanced microarchitecture are improved by 109% and 30% with respect to the basic one. Furthermore, the measured power efficiency is about 163 uW/MHz and is competitive with that of a synchronous counterpart.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현 및 실험결과
Ⅳ. 결론 및 시사점
참고문헌
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