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저자정보
Yong-Hwan Kim (Korea Electronics Technology Institute) Dong-Hyeok Kim (Korea Electronics Technology Institute) Joo-Young Yi (Korea Electronics Technology Institute) Je-Woo Kim (Korea Electronics Technology Institute)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.3 No.1
발행연도
2014.2
수록면
1 - 9 (9page)

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This paper proposes a low-latency Sample Adaptive Offset filter (SAO) architecture and its Single Instruction Multiple Data (SIMD) optimization scheme to achieve fast High Efficiency Video Coding (HEVC) decoding in a multi-core environment. According to the HEVC standard and its Test Model (HM), SAO operation is performed only at the picture level. Most realtime decoders, however, execute their sub-modules on a Coding Tree Unit (CTU) basis to reduce the latency and memory bandwidth. The proposed low-latency SAO architecture has the following advantages over picture-based SAO: 1) significantly less memory requirements, and 2) low-latency property enabling efficient pipelined multi-core decoding. In addition, SIMD optimization of SAO filtering can reduce the SAO filtering time significantly. The simulation results showed that the proposed low-latency SAO architecture with significantly less memory usage, produces a similar decoding time as a picture-based SAO in single-core decoding. Furthermore, the SIMD optimization scheme reduces the SAO filtering time by approximately 509% and increases the total decoding speed by approximately 7% compared to the existing look-up table approach of HM.
#HEVC #SAO #Low-latency #Multi-core #SIMD

목차

Abstract
1. Introduction
2. SAO Overview
3. The Proposed Scheme
4. Performance Evaluation
5. Conclusion
References

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