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논문 기본 정보

자료유형
학술저널
저자정보
송명렬 (호서대학교) 진현준 (호서대학교)
저널정보
대한전기학회 전기학회논문지 P 전기학회논문지 제63P권 제2호
발행연도
2014.6
수록면
81 - 88 (8page)

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In this paper, an implementation of concurrent backoff delay process on a single chip with IEEE 802.15.4 hardware and 8051 processor core that can be used for analyzing the interference on IEEE 802.15.4 channels due to WiFi traffics is studied. The backoff delay process of IEEE 802.15.4 CSMA-CA algorithm is explained. The characteristics of random number generator, timer, and CCA register included in the single chip are described with their control procedure in order to implement the process. A concurrent backoff delay process to evaluate multiple IEEE 802.15.4 channels is proposed, and a method to service the associated tasks at sequentially ordered backoff delay events occurring on the channels is explained. For the implementation of the concurrent backoff delay process on a single chip IEEE 802.15.4 hardware, the elements for the single channel backoff delay process and their control procedure are used to be extended to multiple channels with little modification. The medium access delay on each channel, which is available after execution of the concurrent backoff delay process, is displayed on the LCD of an IEEE 802.15.4 channel analyzer. The experimental results show that we can easily identify the interference on IEEE 802.15.4 channels caused by WiFi traffics in comparison with the way displaying measured channel powers.

목차

Abstract
1. 서론
2. 단일 채널 IEEE 802.15.4 CSMA-CA 알고리즘의 구현
3. 다중 채널에 대한 병렬적인 백오프지연과정 구현
4. WiFi 간섭을 평가하기 위한 IEEE 802.15.4 채널분석기의 구현 및 시험
5. 결론
References

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