지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2014.6
- 수록면
- 1,422 - 1,428 (7page)
이용수
초록· 키워드
오류제보하기
본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 10<SUP>-7</SUP> A/㎛일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 비대칭 이중게이트 MOSFET의 전위분포 및 문턱전압 모델
Ⅲ. 하단게이트 전압에 대한 문턱전압 의 변화 고찰
Ⅳ. 결론
REFERENCES
참고문헌 (9)
참고문헌 신청
http://www.samsung.com/sec/news/presskit/3d-v-nand
P. Zhang / 2013 / P-type and N-type multi gate polycrystalline silicon vertical thin film transistors based on low-temperature technology / Solid-State Electronics 86(1):1~5
G. Deng / 2013 / Binary Multiplication Using Hybrid MOS and Multi-gate Single-Electron Transistors / IEEE trans. on very large scale integration(VLSI) systems 21(9):1573~1582
A. Sengupta / 2013 / Surface potential based analytical modeling of double gate MOSFET with Si and Au nano-dots embedded gate dielectric for non-volatile memory applications / J. of Computational and Theoretical Nanoscience 10(4):906~913
D. S. Havaldar / 2006 / Subthreshold Current Model of FinFETs Based on Analytical Solution of 3-D Poisson's Equation / IEEE Trans. Electron Devices 53(4)
P. Zhang / 2013 / P-type and N-type multi gate polycrystalline silicon vertical thin film transistors based on low-temperature technology / Solid-State Electronics 86(1):1~5
G. Deng / 2013 / Binary Multiplication Using Hybrid MOS and Multi-gate Single-Electron Transistors / IEEE trans. on very large scale integration(VLSI) systems 21(9):1573~1582
A. Sengupta / 2013 / Surface potential based analytical modeling of double gate MOSFET with Si and Au nano-dots embedded gate dielectric for non-volatile memory applications / J. of Computational and Theoretical Nanoscience 10(4):906~913
D. S. Havaldar / 2006 / Subthreshold Current Model of FinFETs Based on Analytical Solution of 3-D Poisson's Equation / IEEE Trans. Electron Devices 53(4)
이 논문의 저자 정보
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2015-550-001701984