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논문 기본 정보

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학술저널
저자정보
Jaehoon Song (Hanyang University) Jihun Jung (Hanyang University) Dooyoung Kim (Hanyang University) Sungju Park (Hanyang University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.14 No.3
발행연도
2014.6
수록면
345 - 355 (11page)

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Today’s System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-tomarket requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, an efficient parallel scan test technique is introduced to minimize the test application time. Multiple scan enable signals are adopted to implement scan architecture to achieve optimal test application time for the test patterns scheduled for concurrent scan test. Experimental results show that testing times are considerably reduced with little area overhead.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. TEST INTERFACES FOR AMBA-BASED SOC
Ⅲ. IEEE 1500 WRAPPED CORES
Ⅳ. AMBA BASED PARALLEL SCAN TEST TECHNIQUE
Ⅴ. EXPERIMENTAL RESULTS
Ⅵ. CONCLUSIONS
REFERENCES

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UCI(KEPA) : I410-ECN-0101-2015-560-002911159