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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2013.11
- 수록면
- 87 - 90 (4page)
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A high precision CMOS folding A/D Converter(ADC) with an odd number of folding blocks is described. In order to improve the performance of normal folding types with an even number of folding blocks, a new scheme is proposed. A novel digital encoder, a digital error correction logic, and a selfcalibration technique are discussed. To verify the proposed technique, an 8-bit folding ADC is designed with a 0.13㎛ CMOS process at 1.2V power supply. The measured values of INL and DNL are within 0.5LSB, respectively, and the measured SNDR is about 46dB at the conversion rate of 1GS/s.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. SCHEME OF FOLDING ADC
Ⅲ. CIRCUIT IMPLEMENTATION
Ⅳ. MEASURED RESULTS
Ⅴ. CONCLUSIONS
REFERENCES
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UCI(KEPA) : I410-ECN-0101-2016-569-001048529