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저자정보
Joung-Wook Moon (Yonsei University) Kwang-Chun Choi (Yonsei University) Min-Hyeong Kim (Yonsei University) Woo-Young Choi (Yonsei University)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2013 Conference
발행연도
2013.11
수록면
134 - 137 (4page)

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An ultra-low voltage phase-locked loop (PLL) is demonstrated in standard 130-㎚ CMOS technology. The PLL employs a novel low-voltage charge-pump circuit which compensates current and leakage mismatches that result in suppressed reference spurs. Its voltage-controlled oscillator is realized with supply-regulated active-loop filter. Our PLL occupies 0.014 ㎟ and consumes 88 ㎼ at 0.4-V supply for 200-㎒ operation.

목차

Abstract
Ⅰ. Introduction
Ⅱ. PLL Architecture
Ⅲ. Measurement Result
Ⅳ. Conclusion
References

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UCI(KEPA) : I410-ECN-0101-2016-569-001048645