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논문 기본 정보

자료유형
학술저널
저자정보
박재하 (한밭대학교) 류광기 (한밭대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제19권 제1호
발행연도
2015.1
수록면
178 - 184 (7page)

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이 논문의 연구 히스토리 (2)

2015

고성능 HEVC 를 위한 디블록킹 필터 하드웨어 설계에 관한 연구
박재하 정보통신공 2015.01 학위논문
UHD 영상을 위한 고성능 HEVC 디블록킹 필터 설계
박재하 ,  류광기 한국정보통신학회논문지 2015.01 학술저널

초록· 키워드

오류제보하기
본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 7680×4320@60fps 처리가 가능 하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교?분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.
#디블록킹 필터 #HEVC #하드웨어 구조 #루프 내 필터 #Deblocking Filter #Hardware architecture #In-loop filter

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. HEVC 디블록킹 필터
Ⅲ. 제안하는 DBF 하드웨어 구조
Ⅳ. 하드웨어 구현 결과 및 성능 비교
Ⅴ. 결론
REFERENCES

참고문헌 (10)

참고문헌 신청
1. [기타자료] - ITU-T / 2012 / WD8: Working Draft 8 of High Efficiency Video Coding / JCTVC-J1003_d1, Jul. 2012 google schola 2. [학술지(정기간행물)] - C. C. Cheng / 2013 / An In-place Architecture for the Deblocking Filter in H. 264/AVC / IEEE Trans. on Circuits and Syst. 53 (7) google schola 3. [학술지(정기간행물)] - Jungyeob Yang / 2011 / In-loop filtering in HEVC / The Magazine of the IEEK 38 (8) google schola 4. [학술지(정기간행물)] - E. Ozcan / 2013 / A High Performance Deblocking Filter Hardware for High Efficiency Video coding / IEEE Trans. on Consumer Elec. 59 (3) google schola 5. [학술대회논문] - W. Shen / 2013 / A High-Throughput VLSI Architecture for Deblocking Filter in HEVC / IEEE ISCAS google schola

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