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한국컴퓨터정보학회 한국컴퓨터정보학회논문지 한국컴퓨터정보학회 논문지 제12권 제1호
발행연도
2007.3
수록면
161 - 166 (6page)

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고속 데이터 전송에 적합한 Multi-Code CDMA 시스템은 출력이 Multi-Level이 됨으로써 출력신호의 복잡성과 출력단에 선형적인 증폭기를 사용하므로 고가, 고복잡성 등의 단점을 가진다. 이러한 단점을 보완하고자 기존 CDMA 기술에 기반을 둔 Binary CDMA 기술이 제안되었다. Binary CDMA 시스템에서 고속 데이터 연산 시 병목현상이 발생되는 코릴레이터는 동기획득시 매우 중요한 파라미터이다. 기존의 코릴레이터는 전력소모가 작다는 장점이 있지만 코릴레이션의 값을 얻기 위해 여러단의 가산을 거쳐야 하므로 연산량이 많아 처리 속도가 낮은 단점을 가지고 있다. 그러므로 본 논문은 Binary CDMA 시스템에서 고속의 데이터를 처리할 수 있으며 데이터 량이 증가하더라도 칩 면적이 독립적이며 전력소모가 일정한 구조를 가지는 코릴레이터를 제안하였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 기존 Binary CDMA 특징
Ⅲ. 시스토릭 어레이 기반 파이프라이닝 구조를 가지는 코릴레이터 설계
Ⅳ. 제안된 PBS architecture 설계
Ⅴ. 제안된 PBS 구조 성능분석
Ⅵ. 결론
참고문헌

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