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SangHak Shin (Kookmin University) Sang-Don Byeon (Kookmin University) Jeasang Song (Kookmin University) Son Ngoc Truong (Kookmin University) Hyun-Sun Mo (Kookmin University) Deajeong Kim (Kookmin University) Kyeong-Sik Min (KookmiUniversity)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.15 No.6
발행연도
2015.12
수록면
685 - 694 (10page)

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In this paper, a new dynamic reference scheme is proposed to improve the read voltage margin better than the previous static reference scheme. The proposed dynamic reference scheme can be helpful in compensating not only the background pattern dependence but also the cell position dependence. The proposed dynamic reference is verified by simulating the CMOS-memristor hybrid circuit using the practical CMOS SPICE and memristor Verilog-A models. In the simulation, the percentage read voltage margin is compared between the previous static reference scheme and the new dynamic reference scheme. Assuming that the critical percentage of read voltage margin is 5%, the memristor array size with the dynamic scheme can be larger by 60%, compared to the array size with the static one. In addition, for the array size of 64 x 64, the interconnect resistance in the array with the dynamic scheme can be increased by 30% than the static reference one. For the array size of 128 x 128, the interconnect resistance with the proposed scheme can be improved by 38% than the previous static one, allowing more margin on the variation of interconnect resistance.

목차

Abstract
I. INTRODUCTION
II. WORST CASE SIMULATION SETUP AND THE NEW PROPOSED SCHEMATIC
III. SIMULATION RESULT
IV. CONCLUSIONS
REFERENCES

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