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반도체 제조공정의 발달로 칩의 성능은 더욱 향상되었으나 회로가 미세해지고 복잡해져 동작 환경에 의한 회로의 노화가 가속화 될 수 있다. 회로의 노화는 성능 저하로 나타나며, 결과적으로 시스템 오류를 발생 시킬 수 있다. 고신뢰 시스템에서는, 노화로 인한 오류가 큰 재난으로 이어질 수 있으므로, 사고를 예방하기 위한 오류 발생 예측 기술이 필수적이다. 본 논문에서는 회로의 정상동작 중에 성능 저하를 감지하여 오류를 예측 할 수 있는 모니터링 기법을 제시한다. 모니터링을 위한 별도의 회로를 추가하지 않고 경계 스캔 셀과 TAP 제어기를 재활용한 IEEE 1149.1 경계 스캔 기반의 온-라인 성능 저하 모니터링 방법을 제시한다. 시뮬레이션을 통하여 제안하는 성능 저하 모니터링 기법을 검증한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 관련 연구
Ⅲ. 경계 스캔 기반의 온-라인 성능 저하 모니터링
Ⅳ. 실험
Ⅴ. 결론
REFERENCES
참고문헌 (22)
참고문헌 신청
Y. Li, S. Makar, and S. Mitra, “CASP: Concurrent Autonomous Chip Self-Test Using Stored Test Patterns,” Proc. Design Automation and Test in Europe, pp. 885-890, Munich, Germany, Mar. 2008.
Y. Sato, S. Kajihara, Y. Miura, T. Yoneda, S. Ohtake, M. Inoue, and H. Fujiwara, “A Circuit Failure Prediction Mechanism (DART) for High Field Reliability,” Proc. Int’l Conf. on ASIC, pp. 581-584, Changsha, Hunan, China, Oct. 2009.
H. Inoue, Y. Li, and S. Mitra, “VAST: Virtualization-Assisted Concurrent Autonomous Self-Test,” Proc. Int’l Test Conf., pp. 1-10, Santa Clara, CA, USA, Oct. 2008.
Y. Li, O. Mutlu, and S. Mitra, “Operating System Scheduling for Efficient Online Self-Test in Robust Systems,” Int’l Conf. on Computer-Aided Desisn, pp. 201-208, San Jose, CA, USA, Nov. 2009.
D. Ernast et al., “Razor: A Low-Power Pipeline Based on Circuit-Level Timing Speculation,” 36th International Symposium on Microarchitecture, pp. 7-18, San Diego, CA, USA, Dec. 2003.
Y. Sato, S. Kajihara, Y. Miura, T. Yoneda, S. Ohtake, M. Inoue, and H. Fujiwara, “A Circuit Failure Prediction Mechanism (DART) for High Field Reliability,” Proc. Int’l Conf. on ASIC, pp. 581-584, Changsha, Hunan, China, Oct. 2009.
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