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저자정보
안현수 (성균관대학교) 양동암 (성균관대학교) 서정환 (성균관대학교) 서동현 (성균관대학교) 이강윤 (성균관대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2015년도 대한전자공학회 정기총회 및 추계학술대회
발행연도
2015.11
수록면
210 - 213 (4page)

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In this paper, high speed CMOS Frequency Divider in Phase Locked Loop(PLL) of Bluetooth Low Energy(BLE) is proposed. This newly proposed True Single Phase Clock (TSPC) to reduce power and glitch. By changing schematic and size of PMOS, proposed TSPC could reduce glitch of output signal and adjust the shape of output signal. Using this new TSPC, Frequency Divider could get clearly divided output signal and low current. Also, this proposed programmable Frequency Divider using new TSPC. 4/5 synchronous dual-modulus divider is used to make Frequency Divider programmable. Proposed Frequency Divider can divide the signal 128 ~ 135 times. This programmable Frequency Divider can choose dividing ratio and can be helpful to make exact output signal of Frequency Divider in BLE application. Frequency Divider is designed for low power which use 202 μW at 1 V of input voltage.

목차

Abstract
I. 서론
II. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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