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학술저널
저자정보
Jaewon Cha (Yonsei University) Keewon Cho (Yonsei University) Seunggeon Yu (SK Hynix) Sungho Kang (Yonsei University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.1
발행연도
2017.2
수록면
147 - 155 (9page)

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A new endurance test-pattern generation on NAND-flash memory is proposed to improve test cost. We mainly focus on the correlation between the data-pattern and the device error-rate during endurance testing. The novelty is the development of testing method using quasi-random pattern based on device architectures in order to increase the test efficiency during time-consuming endurance testing. It has been proven by the experiments using the commercial 32 nm NAND flash-memory. Using the proposed method, the error-rate increases up to 18.6% compared to that of the conventional method which uses pseudo-random pattern. Endurance testing time using the proposed quasi-random pattern is faster than that of using the conventional pseudorandom pattern since it is possible to reach the target error rate quickly using the proposed one. Accordingly, the proposed method provides more lowcost testing solutions compared to the previous pseudo-random testing patterns.
#NAND flash-memory #reliability testing #quasi-random generation

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. CELL TO CELL INTERFERENCE
Ⅲ. NEW TEST-PATTERN GENERATION
Ⅳ. EXPERIMENTS
Ⅴ. CONCLUSIONS
REFERENCES

참고문헌 (21)

참고문헌 신청
Kim, Eun-Kyeom, et al. Nonvolatile memory characteristics of double-stacked Si nanocluster floating gate transistor. JSTS: Journal of Semiconductor Technology and Science, 2008. Hogan, Damien, Tom Arbuckle, and Conor Ryan. Estimating MLC NAND flash endurance: a genetic programming based symbolic regression application. Proceedings of the 15th annual conference on Genetic and evolutionary computation. ACM, 2013. Huang, Min, et al. An endurance-aware metadata allocation strategy for MLC NAND flash memory storage systems. IEEE Transactions on Computer- Aided Design of Integrated Circuits and Systems 35.4 (2016): 691-694. Cha, Jaewon, et al. IEEE Transactions on Semiconductor Manufacturing, pp.399-407, vol.28, no. 3, 2015. Jedec standard JESD22a117b Electrically Erasable Programmable ROM(EEPROM) Program/Erase Endurance and Data Retention Stress Test, 2009, www.jecec.org. google schola

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