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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2014.11
- 수록면
- 72 - 75 (4page)
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본 논문에서는 HEVC(High Efficiency Video Coding)부호기를 위한 고성능 적응적 루프 필터(ALF, Adatptive Loop Filter) FPGA 설계를 위해 수행시간 단축과 연산량, 하드웨어 면적을 감소시킨 효과적인 하드웨어 구조를 제안한다. 제안하는 ALF 하드웨어 구조는 필터 계수를 계산하기 위한 촐레스키 분해의 특징적인 연산 과정들을 분석하여 2-stage 파이프라인 구조로 설계함으로써 수행 시간을 감소시켰다. 또한, 루트 연산은 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 설계함으로써 면적과 연산량, 수행 시간을 최소화하였다. 제안하는 하드웨어 구조는 Xilinx ISE 14.3 Vertex-7 XC7VCX485T FPGA 디바이스를 사용하여 설계하였으며, 최대 동작 주파수 180MHz에서 4K UHD(4096×2160) 영상을 초당 40프레임으로 실시간 처리할 수 있다.
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