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논문 기본 정보

자료유형
학술저널
저자정보
박성훈 (ZARAM TECHNOLOGY, Inc.) 김주언 (Chung-Ang University) 백준현 (ZARAM TECHNOLOGY, Inc.)
저널정보
한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제21권 제3호
발행연도
2017.9
수록면
260 - 263 (4page)

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다종의 CPU를 기반으로 ADC와 DC-DC 변환기를 포함하며 2M-byte의 SRAM이 내장된 SoC가 제안되었다. CPU 코어는 12-bit MENSA 코어, 32-bit Symmetric Multi-core 프로세서, 16-bit CDSP로 구성된다. 외부 SDRAM 메모리를 제거하기 위해 내부의 2M-byte SRAM을 설계하였으나 SRAM 블록들이 넓은 영역에 분포하여 기생 성분에 의해 속도가 저하되므로 SRAM을 작게 분할하여 레이아웃 하였다. 설계된 SoC는 55nm 공정으로 개발되었으며 속도는 200MHz이다.

목차

Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ 결론
References

참고문헌 (1)

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