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논문 기본 정보

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저자정보
저널정보
한국전기전자재료학회 전기전자재료학회논문지 전기전자재료학회논문지 제26권 제4호
발행연도
2013.1
수록면
278 - 283 (6page)

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2013

바디 구동 차동 입력단과 self-cascode 구조를 이용한 0.5 V 2단 연산 증폭기 설계 및 제작
김정민 반도체공학과 2013.01 학위논문
바디 구동 차동 입력단과 Self-cascode 구조를 이용한 0.5 V 2단 연산증폭기 설계 및 제작
김정민 ,  이대환 ,  백기주 외 2명 전기전자재료학회논문지 2013.01 학술저널

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본 논문에서는 0.5 V 동작 2단 연산 증폭기의 설계 및 제작에 대한 내용을 제시하고 있다. 제안된 연산 증폭기는 바디 구동 차동 입력단과 self-cascode current mirror 구조를 적용하여 설계되었다. Cadence Virtuoso를 이용하여 레이아웃 되었으며, 레이아웃 된 데이터는 Mentor Calibre를 이용한 LVS를 통하여 확인하였다. 제안된 2단 연산 증폭기는 CMOS 0.13 ㎛ 공정을 이용하여 제작되었으며, 0.5 V에서 동작함을 확인하였다. 측정된 연산 증폭기의 소신호 이득은 50 ㏈, 전력소모는 29 ㎼ 이며, 칩 면적은 75 ㎛ × 90 ㎛ 이다.
#Operational amplifier #Body driven #Self-cascode #Low voltage #Low power

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B. J. Blalock / 1998 / / IEEE Trans. Circuits Syst. Ⅱ 45 : 769 ~ google schola B. Razavi / 2003 / Design of Analog CMOS Integrated Circuits / McGraw-Hill, U.S.A. : 35 ~ google schola I. Fujimori / 1998 / / IEEE J. Solid-State Circuits 33 : 1863 ~ google schola L. H. C Ferreira / 2007 / / IEEE Trans. Circuits Syst. Ⅱ 54 : 843 ~ google schola S. Yan / 2000 / / IEICE Trans. Analog Integrated Circuits and Systems E00-A : 1 ~ google schola

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