TLC 플래시 메모리 테스트 알고리즘

김재원; 장훈

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자료유형: 학술저널

저자정보: 김재원 장훈

저널정보: 인문사회과학기술융합학회 예술인문사회 융합 멀티미디어 논문지 예술인문사회 융합 멀티미디어 논문지 제9권 제3호

발행연도: 2019.1

수록면: 717 - 726 (10page)

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2019

TLC 플래시 메모리 테스트 알고리즘

김재원 , 장훈 예술인문사회 융합 멀티미디어 논문지 2019.01 학술저널

2014

TLC NAND 플래시 메모리 테스트 알고리즘

김재원 컴퓨터학과(일원) 2014.01 학위논문

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임베디드 저장매체 시장에서 시스템 내의 플래시 메모리가 점유율을 높여나가고 시스템 내의 대부분의 면적을 차지하게 되었다. 시스템 신뢰 도면에서 큰 영향을 미치고 있다. 이에 따라 내부 사이즈를 줄이기위해 같은 면적에 더 큰 메모리 용량으 필요로 하고 있다. 플래시 메모리는 플로팅 게이트 셀의 Reference 전압의 개수에 따라 SLC(Single Level Cell), MLC(Multi Level Cell) 그리고 TLC(Triple Level Cell)로 구분된다. SLC, MLC보다 대용량화가 유리한 TLC NAND 플래시 메모리의 사용이 늘어날 것이다. 이에 따라 TLC NAND 플래시 메모리의 생산 수율 및 신뢰성을 보장하기 위해 메모리의 테스트가 중요해지고 있다. MLC NAND 플래시 메모리의 테스트 알고리즘의 연구가 많이 진행되었지만 TLC NAND 플래시 메모리에 대해서는 많은 연구가 진행되지 않았다. 본 논문은 MLC NAND 플래시 메모리 테스트에 제안되었던 기법을 기반으로 TLC 특성 에 맞게 수정하여 TLC NAND플래시 메모리에 대한 테스트 진행을 시도하고자 한다.

#Flash memory #Memory Test #Flash memory disturbance #Algorithm

참고문헌 (9)

참고문헌 신청

M. G. Mohammad / 2000 / Testing Flash Memories / Proceedings of Thirteenth Intel Conference on VLSI Design :406~411

Yu-Ying Hsiao / 2010 / Built-In Self-Repair Schemes for Flash Memories / IEEE Transactions on computer-aided design of integrated circuits and systems 29(8)

M. Bauer / 1995 / A Multi-level Cell 32Mb Flash Memory / Proceedings of 42nd Interna tional Solid-State Circuits Conference :132~133

A. Fazio / Intel Strata Flash Memory Technology Overview

D. Elmhurst / 2003 / A 1.8V 128 Mb 125 MHz Multilevel Cell Flash Memory With Flexible Read While Write / IEEE Journal of Solid State Circuits 38(11):1929~1933

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이 논문의 저자 정보

김재원

소속기관 공주대학교

주요연구분야 복합학 > 학제간연구

논문수 3 이용수 40

장훈

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