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저자정보
Jongeun Koo (Pohang University of Science and Technology) Jinseok Kim (Pohang University of Science and Technology) Sungju Ryu (Pohang University of Science and Technology) Chulsoo Kim (Pohang University of Science and Technology) Jae-Joon Kim (Pohang University of Science and Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.2
발행연도
2020.4
수록면
195 - 203 (9page)
DOI
10.5573/JSTS.2020.20.2.195

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We present a transposable crossbar synapse memory using 6T SRAM bit cell to speed up online learning of neuromorphic processors at minimal area cost. Based on the proposed integrated transposable row addressing scheme using a row-transition multiplexer, fast write and read operations are made possible for both row-wise and column-wise accesses in an integrated 6T SRAM bit cell array at much smaller area cost compared to the previous works. A 256×256 4-bit transposable synapse memory was implemented in a 28 nm CMOS technology, which had 26% area overhead against the non-transposable 6T synapse memory. The estimated performance gains for unsupervised learning algorithms of spiking neural network and restricted Boltzmann machine using the MNIST data set were 6.3× and 19.3× respectively compared to the non-transposable synapse memory.

목차

Abstract
I. INTRODUCTION
II. PREVIOUS WORKS
III. PROPOSED MEMORY STRUCTURE
IV. IMPLEMENTATION AND MEASUREMENT
V. LEARNING PERFORMANCE ESTIMATION
VI. CONCLUSION
REFERENCES

참고문헌 (9)

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