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학술저널
저자정보
Hyokeun Lee (Seoul National University) Hyunmin Jung (Seoul National University) Hyuk-Jae Lee (Seoul National University) Hyun Kim (Seoul National University of Science and Technology)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.9 No.5
발행연도
2020.10
수록면
413 - 419 (7page)
DOI
10.5573/IEIESPC.2020.9.5.413

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Phase-change memory (PCM) has garnered attention as a next-generation memory owing to its non-volatility and scalability. However, PCM wears out under excessive write accesses; hence, it must be supported by wear-leveling algorithms to uniformly distribute the number of accesses across the entire address space. Table-based wear leveling is one of the representative algorithms that stores a write counter for each address region for remapping frequently accessed addresses with lower overhead; however, write counters consume resources in a PCM system. In this study, a bit-width reduction method in write counters for wear leveling is proposed, where the method utilizes a stochastic finite-state machine to probabilistically count the number of write accesses. The proposed method shows only a 1.2% lifetime degradation using six bits for each counter, with 40% fewer resources spent on write counters when the endurance of a 4KB block is 1E+06.

목차

Abstract
1. Introduction
2. Background
3. Proposed Method
4. Evaluations
5. Conclusion
References

참고문헌 (24)

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