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저자정보
Duy Thanh Nguyen (Seoul National University) Hyun Kim (eoul National University of Science and Technology) Hyuk-Jae Lee (Seoul National University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.21 No.2
발행연도
2021.4
수록면
134 - 142 (9page)
DOI
10.5573/JSTS.2021.21.2.134

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A DRAM device requires periodic refresh operations to preserve data integrity, which incurs significant power consumption. Slowing down the refresh rate can reduce the power consumption; however, it may cause a loss of data stored in a DRAM cell, which affects the correctness of computation. This paper proposes a new memory architecture for deep learning applications, which reduces the refresh power consumption while maintaining accuracy. Utilizing the error-tolerant property of deep learning applications, the proposed memory architecture avoids the accuracy drop caused by data loss by flexibly controlling the refresh operation for different bits, depending on their criticality. For data storage in deep learning applications, the approximate DRAM architecture reorganizes the data so that these data are mapped to different DRAM devices according to their bit significance. Critical bits are stored in more frequently refreshed devices while non-critical bits are stored in less frequently refreshed devices. Compared to the conventional DRAM, the proposed approximate DRAM requires only a separation of the chip select signal for each device in a DRAM rank and a minor change in the memory controller. Simulation results show that the refresh power consumption is reduced by 66.5 % with a negligible accuracy drop on state-of-the-art deep neural networks.
#Deep learning #approximate DRAM #low power DRAM #bit-level refresh #fine-grained refresh

목차

Abstract
I. INTRODUCTION
II. PROPOSED APPROXIMATE DRAM
III. CIRCUIT DESCRIPTION
IV. SIMULATION RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (28)

참고문헌 신청
Z. Deng, C. Xu, Q. Ci, and P. Faraboschi, “Reduced-precision memory value approximation for deep learning,” [Online]. Available: http://www.labs.hpe.com/techreports/2015/HPL-2015-100.html. google schola J. Liu, B. Jaiyen, R. Veras, and O. Mutlu, “RAIDR: Retention-aware intelligent DRAM refresh,” in Proc. 39th Annu. Int. Symp. Comput. Archit., 2012, pp. 1-12. google schola I. Bhati, Z. Chishti, S. Lu, B. Jacob, “Flexible autorefresh: Enabling scalable and energy-efficient DRAM refresh reductions” in Proc. 42nd Annu. Int. Symp. Comput. Archit., 2015, pp. 235-246. google schola A. Raha, S. Sutar, H. Jayakumar, V. Raghunathan, “Quality configurable approximate DRAM”, IEEE Trans. Comput., vol. 66, no. 7, pp. 1172-1187, July 2017. google schola S. Liu, K. Pattabiraman, T. Moscibroda, and B. G. Zorn, “Flikker: Saving DRAM Refresh-power through Critical Data Partitioning,” in Proc. 16th Int. Conf. Archit. Support Program. Languages Operating Syst., 2011, pp. 213-224. google schola

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