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논문 기본 정보

자료유형
학술저널
저자정보
조경순 원지희 (한국외국어대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제58권 제5호(통권 제522호)
발행연도
2021.5
수록면
20 - 27 (8page)
DOI
10.5573/ieie.2021.58.5.20

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본 논문에서는 비디오 인코딩에서 가변 PU 블록 크기로 분할되는 영상을 실시간으로 인트라 예측할 때 필요한 SATD 연산 회로의 목표 성능을 구하고, 이를 달성하기 위한 회로의 구조를 제안한다. 3,840×2,160 4K UHD 영상에 대해 30 FPS 이상의 속도로 인트라 예측을 수행하기 위해 필요한 SATD 연산 회로의 최소 성능은 35가지 모드를 갖는 HEVC의 경우에는 8.7 GPPS, 87가지 모드를 갖는 VVC의 경우에는 21.6 GPPS 이다. 제안하는 회로는 버터플라이 모듈을 기본 요소로 활용한 병렬구조를 채택한다. 4×4 Hadamard 변환을 위해 버터플라이 모듈을 8개, 8×8 Hadamard 변환을 위해 버터플라이 모듈을 16개 사용한다. 제안하는 회로는 4×4 Hadamard 변환 모듈을 4개, 8×8 Hadamard 변환 모듈을 1개 사용함으로써 모든 크기의 PU 블록에 대해 항상 사이클 당 64개의 화소를 처리한다. 65㎚ 표준 셀 라이브러리를 이용하여 합성한 결과, 4×4, 8×8, 16×16, 32×32 SATD 연산을 모두 32 GPPS의 속도로 처리함으로써 실시간 비디오 인코더를 위해 필요한 목표 성능을 만족한다. 또한 SATD 연산 기능을 구현한 다른 회로와 비교한 결과에서도 우수한 성능 대비 면적 특성을 보인다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 배경 이론
Ⅲ. 제안하는 회로 구조
Ⅳ. 실험 결과
Ⅴ. 결론
REFERENCES

참고문헌 (10)

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