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논문 기본 정보

자료유형
학술저널
저자정보
이승종 (고려대학교) 박광원 전상근 (고려대학교)
저널정보
한국전자파학회 한국전자파학회논문지 한국전자파학회논문지 제33권 제2호(통권 제297호)
발행연도
2022.2
수록면
98 - 104 (7page)

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본 논문에서는 65-㎚ CMOS 공정을 이용하여 다중 감쇠상태 단위 셀을 이용한 소형 분산형 디지털 감쇠기 설계 및 측정 결과를 기술하였다. 설계된 감쇠기는 각각 다른 감쇠상태를 구현하는 4개의 다중 감쇠상태 단위 셀로 이루어져 있다. 감쇠 셀을 구성하는 병렬 트랜지스터들은 선형성을 향상 시키기 위해 4개의 트랜지스터를 적층한 적층 트랜지스터구조를 사용하였다. 또한 위상 오차를 줄이기 위해 트랜지스터의 소스 단에 전송선로를 추가로 연결하여 접지하였다. 0.5 ㏈의 감쇠간격을 구현하기 위해 병렬 트랜지스터들의 크기를 최적화하였고, 기존의 제안된 소형 분산형 디지털 감쇠기의 문제점이었던 커플링 효과를 제거하였다. 설계한 감쇠기는 15～45 ㎓에서 평균 14 ㏈의 최대 감쇠범위와 0.5 ㏈의 감쇠간격을 갖는다. 또한 RMS 감쇠 오차는 0.1～1.4 ㏈, RMS 위상 오차는 1.7～4°로 작은 오차를 보인다.
#CMOS Attenuator #Distributed Attenuator #Digital Attenuator #High Resolution Attenuator #Multi-State Cell

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 감쇠기 설계
Ⅲ. 측정 결과
Ⅳ. 결론
References

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