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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.6
- 수록면
- 644 - 647 (4page)
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An efficient implementation of a 255-bit modular multiplier based on a Radix-2<SUP>25.5</SUP> representation is described in this paper. Our modular multiplier is based on a one-dimensional array of 10 processing elements, each of which consists of a 32-bit x 26-bit multiplier, an adder, and a register. The modular multiplier synthesized on the Zynq-7 FPGA device used 4,106 LUTs, 896 flip-flops, and 20 DSP blocks. It was evaluated that a 255-bit modular multiplication takes 13 clock cycles, resulting in a latency of about 100 ns at a maximum operating frequency of 141.6 MHz.
목차
Abstract
Ⅰ. 서론
Ⅱ. 특수 타원곡선
Ⅲ. Radix-225.5기반 255-비트 모듈러 곱셈기 설계
Ⅳ. RTL 기능 검증
Ⅴ. 결론
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