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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2024.10
- 수록면
- 10 - 17 (8page)
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본 논문에서는 단일 종단 인터페이스를 위한 새로운 방식의 저전력 송신기 이퀄라이저를 제안한다. 제안된 이퀄라이저는 pre-emphasis와 de-emphasis 방식을 혼합하여, 데이터가 0에서 1로 변하는 구간과 1로 유지되는 구간에서 pre-emphasis 방식을 적용하고 데이터가 1에서 0으로 변하는 구간과 0으로 유지되는 구간에서 de-emphasis 방식을 적용하여 저전력을 달성한다. 기존 이퀄라이저와 제안된 이퀄라이저의 동작 및 전력 소모를 수식적으로 비교하였다. 65nm CMOS 공정을 이용하여 제안된 이퀄라이저가 적용된 송신기를 설계하였고, Nyquist 주파수인 10GHz에서 -13dB의 손실을 갖는 전송선로에서 신호의 eye 다이어그램은 20Gb/s/pin에서 64.2mV의 전압 마진과, 41.7ps의 타이밍 마진을 가짐을 시뮬레이션을 통하여 확인하였다. 20Gb/s/pin에서 송신기의 총 전력 소모는 14.61mW이며, 에너지 효율은 0.73pJ/bit이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 송신기 이퀄라이저
Ⅲ. 송신기 구조
Ⅳ. 실험 결과
V. 결론
REFERENCES
참고문헌 (9)
참고문헌 신청
I. Choi. et al., “A 32Gb 8.0Gb/s/pin DDR5 SDRAM with a Symmetric-Mosaic Architecture in a 5th-Generation 10nm DRAM Process,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp.234-236, San Francisco, CA, USA, Feb. 2024.
Y. Seo. et al., “A 1a-nm 1.05V 10.5Gb/s/pin 16Gb LPDDR5 Turbo DRAM with WCK Correction Strategy, a Voltage-Offset-Calibrated Receiver and Parasitic Capacitance Reduction,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp. 246-248, San Francisco, CA, USA, Feb. 2024.
S.-Y. Cho. et al., “A 16Gb 37Gb/s GDDR7 DRAM with PAM3-Optimized TRX Equalization and ZQ Calibration,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp. 242-244, San Francisco, CA, USA, Feb. 2024.
X. Zheng et al., "A 50-112-Gb/s PAM-4 transmitter with a fractional-spaced FFE in 65-nm CMOS," IEEE Journal Solid-State Circuit, vol. 55, no. 7, pp. 1864-1876, Jul. 2020.
P.-J. Peng. et al., “A 112Gb/s PAM-4 Voltage-Mode Transmitter with 4-Tap Two-Step FFE and Automatic Phase Alignment Techniques in 40nm CMOS,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp. 124-126, San Francisco, CA, USA, Feb. 2019.
Y. Seo. et al., “A 1a-nm 1.05V 10.5Gb/s/pin 16Gb LPDDR5 Turbo DRAM with WCK Correction Strategy, a Voltage-Offset-Calibrated Receiver and Parasitic Capacitance Reduction,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp. 246-248, San Francisco, CA, USA, Feb. 2024.
S.-Y. Cho. et al., “A 16Gb 37Gb/s GDDR7 DRAM with PAM3-Optimized TRX Equalization and ZQ Calibration,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp. 242-244, San Francisco, CA, USA, Feb. 2024.
X. Zheng et al., "A 50-112-Gb/s PAM-4 transmitter with a fractional-spaced FFE in 65-nm CMOS," IEEE Journal Solid-State Circuit, vol. 55, no. 7, pp. 1864-1876, Jul. 2020.
P.-J. Peng. et al., “A 112Gb/s PAM-4 Voltage-Mode Transmitter with 4-Tap Two-Step FFE and Automatic Phase Alignment Techniques in 40nm CMOS,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Paper, pp. 124-126, San Francisco, CA, USA, Feb. 2019.
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