HBM 메모리 성능 향상을 위한 단일/다중 플릿 지원 32 채널 NoC 설계 및 구현

박진형; 정영길; 박정우

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자료유형: 학술대회자료

저자정보: 박진형 (성균관대학교) 정영길 (성균관대학교) 박정우 (성균관대학교)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 추계학술대회 논문집

발행연도: 2024.11

수록면: 71 - 75 (5page)

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The use of HBM in FPGAs has significantly facilitated the handling of large-scale AI models, such as language models, image classification, and object detection models. However, fully utilizing the maximum bandwidth of HBM remains a challenging task. Through experiments on the HBM2 integrated within the Alveo U280 data center accelerator card, we observed a noticeable drop in bandwidth. Although prior work efforts leveraging Network-on-Chip (NoC) to enhance bandwidth exist, they have not been able to utilize all 32 channels of HBM due to resource constraints or PnR challenges. Moreover, these solutions often support only single flit or multi flit communication, resulting in overhead depending on the application. To address these limitations, this paper proposes a high bandwidth and versatile NoC design that fully utilizes all 32 HBM channels and supports both single flit and multi flit modes.

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