최근 전자제품의 고용량, 경량화 및 고밀도 경향에 따라, 전자 소자의 동작전압과 그 크기도 감소하고 있다. 기존의 평면적인 2차원 실장법은 느린 신호전달 및 I/O 패드의 증가로 인한 패키지 면적의 증가 등의 문제점이 있어 현재 전자제품 산업에서 요구되는 경향과는 차이가 있다. 이에 따라 칩을 수직으로 적층하여 실장하는 3차원 패키징에 대한 연구가 활발히 진행되고 있다. 그 방법으로는 실리콘 웨이퍼에 관통홀을 형성하여 전기적 통로로 사용하는 TSV(Through Silicon Via) 기술이 가장 주목을 받고 있다.

일반적으로, 주석은 납땜 재료의 주원료로서, 주로 반도체 소자의 제조, 반도체 칩과 기판의 접합 및 플립 칩 (Flip Chip) 제조 시의 범프 형성 등의 반도체용 배선 재료에 널리 사용되고 있다. 한편, 유럽연합에서 2006년 7월 1일자로 발효한 유해물질 제한지침 (WEEE; Waste Electrical and Electronic Equipment) 및 폐기전기 전자제품 (RoHS; Restriction of Hazardous Substances) 에 의해 대부분의 전자제품에서 납의 첨가를 금지하는 규정이 시행되었으며, 이에 대한 영향으로 인해 현재 대부분의 전자제품은 납과 같은 불순물이 첨가되지 않은 무연 솔더 (Lead-Free Solder)를 이용하여 제조된다. 최근에는 주석을 이용한 반도체 소자가 고밀도화 및 고용량화 되고 있기 때문에, 반도체 칩의 근방에 배치된 주석으로부터 많은 알파 방사선이 방출되어 메모리 셀의 정보를 유실시키는 소프트에러(Soft Error)가 발생되는 위험이 많아지고 있다. 소프트에러는 고 에너지의 알파 방사선 조사가 반도체 소자에 일어나면 발생하게 되는데, 전하 교란이 충분히 크면 기억소자나 기록장치 내의 디지털 신호가 0이 1로 혹은 1이 0으로 변화하는 심각한 문제를 일으키게 된다. 이로 인해, 반도체 소자 및 납땜 재료의 주원료인 주석의 고순도화가 요구되고 있으며, 특히 알파 방사선의 방출이 낮은 로우알파솔더 (Low Alpha Solder)가 요구되고 있다. 이에 따라 본 연구에서는 실리콘 웨이퍼의 관통홀에 전해도금방법을 사용하여 도전성 금속인 Cu를 결함없이 충전하는 방법과, 소프트에러 방지를 위한 로우알파솔더 볼을 웨이퍼 관통홀 위에 리플로우 (Reflow) 하여 접합한 후, 접합강도 등의 신뢰성을 평가하였다.

연구의 첫 번째 과정으로, 관통홀 형성을 위해 DRIE법을 적용하여 직경 60㎛, 깊이 120㎛의 관통홀을 형성하고, 그 위에 기능성 박막인 절연층 SiO2, 접합층 Ti, 시드층 Cu를 형성하였다. 이후 관통홀에 도전성 금속의 충전을 위해 CuSO4 기반의 도금액에 도금 첨가제의 양을 조절하여 Cu충전을 위한 최적의 도금액을 제조하였다. 이후 전류밀도와 도금시간 조절을 통해 결함발생을 최대한으로 억제하면서 고속 충전하는 방법인 Periodic Pulse Reverse(PPR) 방법을 이용하여 실리콘 웨이퍼의 관통홀에 Cu 충전을 실시하였다. 충전 결과 상향식 충전 (bottom-up filling) 경향을 확인하였고, Cathodic 전류밀도 -8mA/cm2, Anodic 전류밀도 16mA/cm2로 약 4시간 충전하였을 때 최대 평균 100% 의 충전율을 나타내었다.

두 번째 과정으로, 로우알파솔더 특성 평가를 위해 Cu가 충전된 실리콘 웨이퍼 칩을 폴리싱한 후 플럭스를 도포하여 상온에서 리플로우하여 접합하였다. 그 후, 고온고습시험기를 이용하여 접합부의 금속간화합물의 성장 및 열적 신뢰성을 평가하였으며, 솔더 볼의 강도 측정을 위해 고속전단시험을 실시하였다. 실험 결과, 상온에서 리플로우하여 직경 80μm의 양호한 LC3급의 로우알파 솔더범프를 형성하였다. 고온고습시험의 경우 시효시간 증가에 따라 금속간화합물 두께가 성장하였으며, 특히 150시간에서 Cu3Sn 금속간화합물 및 kirkendall void가 관찰되었다. 전단시험의 경우, 전단속도 증가에 따라 전단강도값이 증가하다가 감소하는 경향을 보였고, 전단속도 증가에 따라 파단모드는 보다 취성파괴 경향을 나타내었다.

Recently, operating voltage of electronic device and their size have been decreased and have high system performance with high density and low power consumption according to the trends of light, thin, short and small of electronic device in the electronic packaging industry. To satisfy this demand, the devices require miniaturization through compact packaging technology. Conventional planar chip arrays (2-D) are not sufficient for such miniaturization needs due to the limitations of the chip array and connection technology. On the other hand, three-dimensional (3-D) chip stacking has the advantages of drastic volume reduction compared to the 2-D as well as reduction of power consumption due to its shorter conduction path between the stacked chips. Among the various 3-D packaging technologies, a TSV (Through Silicon Via) technology has received considerable attention.

Generally, as the tin is a main material of soldering, it is wildly used in the packaging industry. In other words, it enables to form a solder bump that is used in the manufacture of semiconductor and bonding between silicon chip and substrate during TAB (Tape Automated Bonding) or the manufacture of flip chips. On the other hand, on July 1, 2006 WEEE (Waste Electrical and Electronic Equipment) and RoHS (Restriction of Hazardous Substances) have been enforced by the European Union due to the harmfulness of the Pb. Thus, most electronic devices have been manufactured with lead-free solder which doesn''t contain the impurity such as lead currently. Currently, the dimensions and operating voltages of the electronic devices have been reduced to satisfy the demand for higher density and lower power. These things cause the soft error which is the temporary malfunction of device caused by the effect of radiation on the Si IC. It is mainly due to emission of high energy alpha particles from radioactive isotopes of Pb and Bi present the pure Sn or Sn based solder. These alpha particles have resulted in devices being more sensitive to soft errors since now low energy alpha particles can flip a memory bit or alter timing in a logic circuit. It is believed that soft error, if unchecked, now have the potential for inducing a higher failure rate than all of the other reliability mechanism combined. Thus, high purity solder which has low alpha particle and especially low alpha solder which emits lower alpha ray have been required in the packaging industries.

According to these issues, this study conducts Cu electroplating for filling a conductivity material in the Si via hole without any defects and reliability assessment of the 80㎛ low alpha Sn-1.0Ag-0.5Cu solder ball on the Si wafer chip such as high humidity & temperature test and high speed shear test after bonding the solder ball with reflow to identify the bonding strength and intermetallic compound (IMC) growth.

For the experiments, straight via hole of 60㎛ diameter and 120㎛ height has been formed with DRIE (Deep Reactive Ion Etching) method and thin film layers have been formed with SiO2 dielectric layer, Ti adhesion layer and Cu seed layer also. After that, to fill conductive materials in the via hole, a plating solution has been made for Cu electrodeposition with adjusting a plating additive in the CuSO4 based solution. After making the solution, Cu electrodeposition has been conducted in the Si wafer via hole with Periodic Pulse Reverse which is a method for high speed Cu filling without defect such as a void through adjusting a current density by stages.

Adjusting the current density was formed by PPR current wave form and it shows bottom-up filling trend according to be progressed from bottom part to top of the via hole. As the filling result, it showed a 100% filling rate at condition of cathodic current density -8mA/cm2, anodic current density 16mA/cm2 during 4 hours filling time.

On the second process of this study, low alpha solder ball (diameter : 80μm) has been bonded with flux at the room temperature for reliability assessment of solder ball joint after polishing the Si wafer chip to be exposed the Cu on the via surface. After that, IMC growth has been observed between solder joint and Cu with high temperature and humidity test and high speed shear test has been conducted to measure the strength of the solder joint.

As the result, favorable low alpha solder bumps have been formed with reflow at room temperature. In case of high temperature and humidity test, IMC thickness has increased with aging time, especially, Cu3Sn IMC and kirkendall void have been observed at 150 hours aging time. In case of high speed shear test, shear force has increased and decreased with increasing shear speed and it showed more brittle fracture tendency than ductile fracture with increasing shear speed.