반도체 기술이 한계에 도달함에 따라 TSV(Through Silicon Via)를 사용하는 3차원(3-Dimensional) 적층 기술에 의한 SoC(System-on-Chip) 반도체 및 메모리 반도체의 설계 및 제작 기술이 개발되고 있다. 이러한 3차원 적층 기술은 적층 과정에서 발생하는 다양한 불량에 대한 새로운 테스트 방법을 요구하며, 각 적층 단계마다 적절한 테스트를 수행하지 못한다면 제품의 수율이 크게 저하되는 문제가 발생한다. 따라서 TSV 기술을 통한 3차원 적층 기술의 상용화를 위해서는 반드시 3차원 반도체의 다양한 불량을 검출할 수 있고 각 적층 단계에 적합한 테스트 기술의 개발이 절실히 요구된다.

TSV 기술이란, Si 웨이퍼의 내부를 관통하는 구멍을 뚫고 그 구멍을 전도성 금속으로 채워 Si 다이의 앞면과 뒷면을 전기적으로 연결할 수 있게 만드는 기술을 말한다. 이 기술을 이용하면 다수의 다이를 와이어 본딩 없이 3차원으로 연결하는 것이 가능하게 된다. 이러한 TSV 기술을 이용한 3차원 패키징을 위해서는 웨이퍼 상에 비아 홀을 형성하는 기술, 기능성 박막층을 형성하는 기술, Cu와 같은 전도성 물질을 충전하는 기술, 웨이퍼 연마 기술, 칩 적층 기술 TSV 신뢰성 해석 등 다양한 기술들이 요구된다. 이 중에서, 신뢰성에 대한 문제 해결이 향후 상용화에 도달하기 위한 큰 문제로 부각되고 있다. 3차원 적층 칩은 다양한 재료로 이루어진 복잡한 구조로 되어 있기 때문에 배선의 수가 증가하고 칩의 크기가 작아짐에 따라서 열응력 및 기계적 피로로 인한 변형 등이 발생할 가능성이 많다.

현재 고성능 메모리칩, 초소형 IC chip, MEMS 센서, mobile phone 및 메모리 스틱 등에 적용되고 있는 첨단 기술인 TSV용 Cu 전해도금을 통하여 TSV 내부를 충전하여 3차원 적층을 하기 위해서는 칩에 관통 via를 뚫고 그 안에 Cu를 filling하는 TSV 기술이 필수적이다. 패키징 공정 중에는 RTP(Rapid Thermal Processing)산화법, 불순물 공정 중의 열확산법, 클리닝 공정이나 각종 어닐링처리 등에서 가열이 불가피 하게 되는데, 이러한 고온 공정으로 인해 TSV 내의 Cu가 열을 받게 되면 Si로 이루어진 Wafer와의 열팽창계수 차이에 의해 Cu의 돌출 현상이 일어나게 된다. TSV 공정 과정에서 온도가 올라가게 되면 TSV 내에 있는 Cu가 위로 팽창하게 되고, Si 웨이퍼 표면으로 부터 돌출되면서 비아 홀 위에 존재하는 절연막(dielectric layer)이나 배선막(metal interconnection)을 파괴하게 된다. 이에 따라서 본 연구에서는 비아 홀의 간격에 따른 충전된 Cu의 돌출 변화에 대해 알아보고, 이러한 Cu 돌출을 억제하기 위한 Cu 전해도금에 대한 연구와 TSV 충전을 위한 Cu 전해도금액의 활용 분야로써 LED 리드프레임 상의 하지도금에도 적용하기 위한 연구를 수행하였다.

연구의 첫 번째 과정으로 가속제, 억제제, 레벨러 등의 유기첨가제를 포함하는 Cu 도금액을 이용하여 Si 웨이퍼에 형성된 관통홀에 충전한 후 450℃에서 30분 동안 어닐링을 하여 비아 홀의 크기(via size)와 간격(pitch)에 따른 Cu의 돌출 거동을 관찰하였다. 비아 홀의 크기가 10×20 μm인 경우 비아 홀의 간격이 20 μm에서 40 μm로 증가함에 따라 돌출 높이가 감소하여, 비아 홀의 간격이 좁아짐에 따라 서로 영향을 받게 되어 돌출 높이가 증가하는 것을 확인하였다. 이러한 실험 결과를 유한요소해석(FEA)을 통한 시뮬레이션 결과와 비교하는 연구도 수행하였다.

두 번째 과정으로 Cu 돌출을 억제하기 위하여 Cu 도금액에 Si 칩과 열팽창계수의 차이가 거의 없는 실리콘 카바이드 분말(SiC powder)을 첨가하여 도금을 시도한 후에 450℃에서 30분 동안 어닐링을 하여 돌출 거동에 대해 관찰한 후에 이를 Cu의 돌출과 비교해보았다. Cu-SiC의 돌출 높이는 Cu의 약 85.4%였으며, 돌출을 효과적으로 억제하였다.

마지막 과정으로 TSV 충전에 적용되는 Cu 전해도금의 활용분야 중 하나로 LED 리드프레임 상에 하지도금으로 반사율을 높이기 위한 Cu 전해도금을 수행하였다. Cu 전해도금액은 Cu sulfate를 기본으로 광택제(brightener)만을 사용하여 도금을 실시하였다. Cu 전해도금 후에는 LED 리드프레임 상의 도금에 이용되는 가격이 비싼 Ag 도금을 대신해서 Ag의 함량을 3.5%로 낮춘 Sn-Ag 무전해도금을 실시하여 반사율을 측정해보았다. Cu 하지도금 후 Sn-Ag 무전해도금을 실시한 후의 반사율은 98.26%로 은도금에 비해 최대 61% 향상된 반사율을 얻었다.

이상의 실험 결과로부터 본 논문에서는 Cu 전해도금을 이용하여 TSV 구조에서의 열팽창계수 차이에 의한 Cu 돌출(Cu extrusion)을 효과적으로 억제하기 위한 방법을 제시하였다. 또한, Cu 전해도금의 활용분야 중 하나인 LED 리드프레임 상의 도금에도 적용해보았다.

With the semiconductor technology has reached the limit, design of semiconductor, fabrication technology and SoC (System on Chip) semiconductor memory by 3-Dimensional packaging technology using TSV (Through Silicon Via) has been developing. These three-dimensional packaging technologies were required of a new test method for various faulty that occurred in chip stacking process. Unless the test was performed in each step of stacked chip, the yield of the product is significantly decreased. So, in order to commercialize TSV technology in 3D stacking technology, detecting various 3-dimensional semiconductors faulty and developing a new test method is urgently required.
TSV technology is making a hole in Si wafer and electrically connecting technique between front and back of Si die by filling with conductive metal. This technology allows that a three-dimensionally connected Si die can make without a large number of wire-bonding. These TSV technology is required various technology such as forming a via hole, forming a functional thin film, filling a conductive material, polishing a wafer, chip stacking and TSV reliability analysis. Among these, in order to reach commercialization in the future, troubleshooting for TSV reliability analysis was highlighted as a major problem. 3D stacked chip has a probability of deformation depending on thermal stress and mechanical fatigue with decreasing the chip size because 3D stacked chip is a complex structure consisting of different materials.
Cu electrodeposition is essential for filling of Cu in TSV that is applied to high-performance MEMS sensor chip ultra-portable IC, memory chips, mobile phone and memory stick. Heating is inevitably during the packaging process such as the RTP (Rapid Thermal Processing) oxidation method, the thermal diffution method at impurity process, the cleaning process and various annealing treatment. If Cu in TSV is heated from these high temperature processes, Cu extrusion phenomenon will be occur due to difference of thermal expansion coefficient. Accordingly, in this study, changing of Cu extrusion with difference via pitch was investigated. And the study of Cu electrodeposition for inhibiting this Cu extrusion was carried out. These results were compared with the results of a FEM(finite element method). Also, Cu electrodeposition was applied to undercoat on the LED lead frame.
Cu filled TSV having a diameter of 10 ㎛ and depth of 20 ㎛ was fabricated by electroplating using minimized additive, and the effect of annealing on Cu extrustion of TSV were studied. Cu extrusion was occurred after annealing process.
In order to inhibit Cu extrusion, Cu-SiC composite plating using SiC powder which has low coefficient of thermal expansion was carried out. Composition and property of plating was analyzed according to sulfuric acid and surfactant. Though silicon via was filled with Cu and Cu-SiC using optimized plating conditions. The experimental results showed that the Cu-SiC extrusion height was 14.6% of Cu extrusion height.
From these studies, Cu and Cu-SiC filled TSV were fabricated by electroplating. To improve the reliability of 3D packaging using TSV, the extrusion of conductive material was effectively inhibited using Cu-SiC composite plating. In addition, analysis using the finite element method is considered to be able to contribute to the TSV 3D packaging design and the life prediction of the TSV structure.