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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 발행연도
- 2015
- 저작권
- 한국항공대학교 논문은 저작권에 의해 보호받습니다.
이용수2
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본 논문에서는 개선된 ZigBee 시스템을 위한 비동기식 복조 알고리즘을 제안 및 하드웨어 구조를 설계하였다. 개선된 ZigBee 시스템은 IoT용 근거리 센서 네트워크 기술을 지원하기위해 제안된 시스템으로, 단일 전송속도를 지원하는 ZigBee 시스템의 단점을 극복하기 위해 반복 부호화, 오류정정부호를 적용하여 다양한 전송률을 지원하도록 제안되었다. 본 논문에서는 SPDC (SamPle based Double Correlation) 알고리즘을 제안하고 성능평가를 통해 우수한 복조 성능과 저전력, 저복잡도의 설계가 가능함을 확인하였다.
제안된 알고리즘은 수신신호의 일정 샘플간의 위상 차이를 이용한 비동기 방식의 복조 알고리즘으로, 반복부호화 기술을 적용할 경우 지연 메모리의 크기가 기하급수적으로 증가하는 기존의 SBDC (SymBol based Double Correlation) 알고리즘의 단점을 보완하여 98.43%의 지연 메모리 감소율을 얻을 수 있다. 또한 성능 향상을 위해 오버샘플링 단위의 상관연산을 수행하여 복잡도의 증가없이 기존 SBDC알고리즘에 비해 2dB의 성능향상을 얻을 수 있다.
다음으로, 구현과정에서 상관연산에 사용되는 참조신호를 변경하여 곱셈기의 수를 1개 줄일 수 있었으며, 16개의 상관기에서 사용되는 곱셈연산을 MUX를 통해 구현함으로써 Multiplierless한 상관기를 구현하였다. 최종적으로 19개의 곱셈기를 사용하는 기존 복조부에 비해 17개의 곱셈기가 감소된 복조부를 구현하였다. 또한, 참조신호의 패턴분석을 통해 참조신호 저장에 필요한 메모리의 크기를 모든 참조신호를 저장하였을 경우에 비해 93.75% 감소시켜 메모리 사용량을 최소화 하였다.
제안된 알고리즘은 기존 알고리즘에 비해 성능평가결과, 하드웨어 복잡도 측면에서 우수성을 확인할 수 있었다. 따라서, 본 논문에서 제안하는 알고리즘은 IEEE 802.15.4 표준을 사용하는 기존 ZigBee 시스템과의 하위 호환성을 유지하며, IoT 서비스의 다양한 응용분야를 지원할 수 있는 알고리즘으로 판단된다.
제안된 알고리즘은 수신신호의 일정 샘플간의 위상 차이를 이용한 비동기 방식의 복조 알고리즘으로, 반복부호화 기술을 적용할 경우 지연 메모리의 크기가 기하급수적으로 증가하는 기존의 SBDC (SymBol based Double Correlation) 알고리즘의 단점을 보완하여 98.43%의 지연 메모리 감소율을 얻을 수 있다. 또한 성능 향상을 위해 오버샘플링 단위의 상관연산을 수행하여 복잡도의 증가없이 기존 SBDC알고리즘에 비해 2dB의 성능향상을 얻을 수 있다.
다음으로, 구현과정에서 상관연산에 사용되는 참조신호를 변경하여 곱셈기의 수를 1개 줄일 수 있었으며, 16개의 상관기에서 사용되는 곱셈연산을 MUX를 통해 구현함으로써 Multiplierless한 상관기를 구현하였다. 최종적으로 19개의 곱셈기를 사용하는 기존 복조부에 비해 17개의 곱셈기가 감소된 복조부를 구현하였다. 또한, 참조신호의 패턴분석을 통해 참조신호 저장에 필요한 메모리의 크기를 모든 참조신호를 저장하였을 경우에 비해 93.75% 감소시켜 메모리 사용량을 최소화 하였다.
제안된 알고리즘은 기존 알고리즘에 비해 성능평가결과, 하드웨어 복잡도 측면에서 우수성을 확인할 수 있었다. 따라서, 본 논문에서 제안하는 알고리즘은 IEEE 802.15.4 표준을 사용하는 기존 ZigBee 시스템과의 하위 호환성을 유지하며, IoT 서비스의 다양한 응용분야를 지원할 수 있는 알고리즘으로 판단된다.
목차
목 차요 약 ⅰ목 차 ⅲ그림목록 ⅴ표 목 록 ⅷ약어목록 ⅸ제1장 서 론 (Introduction)1.1 연구의 필요성 11.2 논문의 구성 2제2장 시스템 기술2.1 개선된 ZigBee 시스템 모델 42.2 수신신호 모델링 7제3장 복조 알고리즘3.1 기존 복조 알고리즘 93.2 제안된 복조 알고리즘 133.3 복조부 알고리즘 성능 평가 163.3.1 제안된 SPDC 알고리즘 성능평가 163.3.2 고속 전송률 모드의 복조부 성능평가 183.4 제안된 복조 알고리즘의 통달거리 분석 213.5 제안된 복조 알고리즘을 이용한 저복잡도 하드웨어 구현방안 243.5.1 곱셈기 없는 상관연산기 구현방법 243.5.2 참조신호 저장메모리 크기의 최적화 26제4장 제안된 복조기 하드웨어 구조4.1 제안된 복조기 하드웨어 구조 및 동작원리 294.2 제안된 복조기의 블록별 구조 344.2.1 SPDC (SamPle based Double Correlation) 344.2.2 Unspread Demodulator 374.2.3 SFD Finder 394.2.4 PHR Decoder 394.2.5 Interleaver / De-interleaver 404.2.6 Viterbi Decoder 424.2.7 Scrambler / De-scrambler 47제5장 하드웨어 설계 및 검증결과5.1 고정 소수점 설계 495.1.1 입력 신호의 양자화 505.1.2 고정 소수점 설계에 대한 성능 평가 515.2 하드웨어 구현 결과 525.3 하드웨어 검증 시뮬레이션 결과 545.4 SoC Platform 기반 통합 검증 환경을 이용한 실시간 IP 검증 565.4.1 검증 환경 및 단계 565.4.2 하드웨어 검증 결과 57제6장 결 론 61참 고 문 헌 62SUMMARY 64
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